[发明专利]跨域静电放电保护方案

说明书

技术领域

本揭露涉及跨域电路（cross-domain circuit）。本揭露尤其可应用至28纳米（nm）与更进步的技术节点（technology node）中的跨域界面电路。

背景技术

一般来说，集成电路将包含多个电力领域（power domain）。器件可例如包含输入/输出（I/O）电路与核心电路，各该输入/输出（I/O）电路与核心电路可结合有不同电力领域（例如，该I/O电路可结合有高电压电力领域，该核心电路可结合有低电压电力领域等等）。因此，信号可从高电压电力领域传导至低电压电力领域。通常来说，从静电放电（electrostatic discharge，ESD）保护设计的观点来看，跨域界面电路的最关键问题之一是低电压金氧半场效晶体管（MOSFET）的栅极氧化物崩溃（gate oxide breakdown）。此外，整体栅极氧化物崩溃电压（V_BD）正在进步的技术中减少。如此，例如在ESD接地栅极n型MOS（ggNMOS）的Vt₁（例如触发电压）与MOSFET栅极氧化物的V_BD之间的任何边缘几乎不存在。

图1概略说明包含传统跨域ESD保护方案(scheme)的电路。如图所示，图1中的电路包含连接至晶体管103与105的I/O输入终端101，其漏极连接至晶体管107与109的栅极。此外，该电路包含设计路径111a（例如从电力轨113通过钳位（clamp）117、接地轨(groundrail)119与二极管121至接地轨115）及111b（例如从电力轨113通过钳位117、接地轨119、二极管121与接地轨115与钳位125的寄生二极管至接地轨123），以使ESD电流能够行进，例如从VDD1至VSS2及VDD1至VDD2。但是，一些ESD电流也可沿着路径127行进通过晶体管103以损毁晶体管109的栅极氧化物（例如因为VDD1至VSS2的ESD快速变换（zapping））、及沿着路径129行进通过晶体管103以损毁晶体管107的栅极氧化物（例如因为VDD1至VDD2的ESD快速变换）。

图2概略说明传统跨域ESD保护方案的问题的典型解决方案。如图所示，图2中的电路包含相似于图1中的电路的组件的组件，例如晶体管201、203、205与207、电力轨209与211（例如VDD1与VDD2）、接地轨213与215（例如VSS1与VSS2）、钳位217与219、与二极管221。为了克服与传统跨域ESD保护方案相关联的一些问题，图2中的电路进一步包含电阻器223、二极管225与晶体管227（例如已接地栅极晶体管）。电阻器223减低晶体管205与207的个别栅极与源极之间的压降（voltage drop），减少ESD事件（例如ESD快速变换）所致的对晶体管205与207的栅极氧化物损毁的可能性。二极管225保护晶体管205（例如PMOS晶体管）免于在从电力轨209至电力轨211的ESD事件（例如VDD1至VDD2的ESD快速变换）期间的栅极氧化物崩溃。晶体管227保护晶体管207（例如NMOS晶体管）免于在从电力轨209至电力轨215的ESD事件（例如VDD1至VSS2的ESD快速变换）期间的栅极氧化物崩溃。

但是，虽然图2的ESD保护方案可增加成熟技术中的栅极氧化物保护，该方案仍有许多缺点。举例来说，虽然电阻器223减低在该晶体管205与207的个别栅极与源极之间的压降，但是在该电路中包含该电阻器223负面冲击高速I/O应用。此外，在正常操作期间可能通过二极管225而发生漏电（leakage）（例如当VDD1在VDD2电源激活前电源激活时可能发生漏电）。虽然可实行电源激活顺序以减轻漏电，但是此种解决方案妨碍与该电路相关联的灵活性。此外，虽然在成熟技术中加入晶体管227可保护晶体管207免于栅极氧化物崩溃，但是此种方法在先进技术中将失效，这是因为例如在晶体管227的Vt₁与晶体管207的栅极氧化物的V_BD之间的任何边缘将几乎不存在。