[发明专利]基于SOC芯片的时钟树结构的设计方法

说明书

【技术领域】

本发明涉及一种基于SOC芯片的时钟树结构的设计方法。

【背景技术】

时钟树，是数字芯片中由许多缓冲单元（buffer cell）平衡搭建的网状结构，它有一个源点，一般是时钟输入端（clock input port），也有可能是design内部某一个单元输出脚（cell output pin），然后就是由一级一级的缓冲单元搭建而成，具体的多少级，根据你的设置以及所使用的单元而定，目的就是使所用终点的时钟偏差（clock skew，一般最关心这个）、插入延时（insertion delay）以及transtion（转换）满足设计要求。

对一个大型数字芯片来说，电路可以跑多高的频率直接决定了芯片的性能高低，而时钟树质量的好坏又是数字芯片可以跑多高频率的关键。如果能有一种方法能从设计和芯片实现配合的角度提高芯片的时钟树质量,使芯片得到更高的性能，是十分有意义的。

在现有技术的时钟树结构的设计中，通常会在一个专门的时钟产生模块电路中产生所有芯片所需的时钟，然后将时钟送往各个电路模块。如图1和图2所示。这样的设计中，各个同步时钟出了时钟产生电路后就分开走线，每个都单独连到对应模块，由于在实际芯片制造过程中每根线的走线长度不一样，线粗细可能也不一样，芯片每个部分的温度可能也不一样。由于压降（IR drop，IR drop现象产生的原因主要是电源网络的金属连线的分压，是由于金属连线的自身电阻分压造成的，电流经过内部电源连线的时候，根据欧姆定律产生电源压降）现象芯片每个部分的电压可能不一样，所以在到达同步的每个电路模块时时钟相位已经产生偏差，设计人员需要最悲观的考虑由于以上情况带来的最坏影响，扣除影响后才是最后留给每个电路的时序余量。

上述现有技术的缺点在于：同步时钟的共用时钟部分很短，大部分同步时钟分开走线，所有时钟分开走线，耗费电路走线资源。

有鉴于此，本发明人针对现有技术的缺陷深入研究，并有本案产生。

【发明内容】

本发明所要解决的技术问题在于提供一种更优化的基于SOC芯片的时钟树结构的设计方法。

本发明是这样实现的：

基于SOC芯片的时钟树结构的设计方法，包括如下步骤：

在同步时钟路径上找到共同电路部分，将共同部分提取出来，作为第一级时钟产生电路；

将除第一级时钟产生电路外的所有分支的时钟产生电路放到第二级时钟产生电路中。

进一步地，还包括：

如果所述第二级时钟产生电路中仍有后续分支电路的共同电路的共同部分，则将后续分支电路的共同电路的共同部分保留，将除第一、二级时钟产生电路外的所有分支的时钟产生电路放到第三级时钟产生电路中。

进一步地，还包括：

如果第三级时钟产生电路中仍有后续分支电路的共同电路的共同部分，则将后续分支电路的共同电路的共同部分保留，后续分支再作为下一级时钟产生电路；如此不断递归分级，直到不再有分支电路的共同部分为止。

本发明的优点在于：让同步时钟尽量多的延迟时钟中的共同部分，将分支的电路尽量减少，由于不同走线的长度大幅减少，可以消除由于走线位置不同带来的大部分影响，而且由于大部分同步的时钟走线为了只有一个共同的部分，所以也减少了芯片上的时钟线面积损耗。本发明将同步时钟的共用时钟部分最大化，使得时钟树结构更优化，提高时钟质量，有助于提高芯片最终可工作频率，节省时钟电路资源。

【附图说明】

下面参照附图结合实施例对本发明作进一步的描述。

图1是现有技术的时钟树结构示意图。

图2是现有技术的时钟树在实际芯片版图中的走线位置示意图。

图3是现有技术时钟树简图。

图4是本发明时钟树简图。

图5是本发明的时钟树结构示意图。

图6是本发明的时钟树在实际芯片版图中的走线位置示意图。

【具体实施方式】

以图3和图4作为对比，图中的三角形为时钟电路中的缓冲器，用于加强时钟驱动能力和控制时钟延时，在图中主要表示时钟的延时长度。