[发明专利]半导体器件及其制造方法

说明书

提供一种具有高击穿电压并且实现对寄生双极晶体管的作用的抑制的半导体器件以及制造该器件的方法。半导体器件中所包括的高击穿电压p沟道型晶体管具有在半导体衬底中且在所述半导体衬底中的p型区域的主表面侧（上侧）布置的第一n型半导体层、以及在第一p型掺杂剂区域正下方布置为接触所述第一n型半导体层的局部n型掩埋区域。

相关申请的交叉引用

2012年3月12日提交的日本专利申请No.2012-054170的公开内容，包括说明书、附图和摘要，整体通过引用合并于此。

技术领域

本发明涉及半导体器件以及制造该器件的方法，更特别地，涉及一种可适用于具有高击穿电压晶体管的半导体器件的技术。

背景技术

例如，日本未审专利申请公开（JP-A）No.2008-4649（专利文献1）中公开了一种在数十伏特的高电压施加到其漏极区域的状态下使用的MOSFET（金属氧化物半导体场效应晶体管）。根据该公开，在半导体衬底与衬底上的半导体层之间形成掩埋层。为了掩埋层能够抑制在垂直方向上（在上下方向上）产生的寄生双极晶体管的作用，使与寄生晶体管的基极对应的掩埋层中的掺杂剂（杂质）的浓度足够大。

【现有技术文献】

【专利文献】

【专利文献1】日本未审专利申请公开No.2008-4649

发明内容

然而，除了形成其他区域的光掩模之外，需要使用单个光掩模（工作掩模）用于形成掩埋层。此外，通过外延生长来形成半导体层；因此，成本可能因使用光掩模和外延生长的步骤而增加。因此，本发明的一个目的是减小制造高击穿电压MOSFET时的成本，同时抑制寄生双极晶体管的作用。

本发明的其它目的和新特征从说明书的描述和附图而变得显然。

根据本发明的第一方面，半导体器件中所包括的高击穿电压p沟道型晶体管具有布置在半导体衬底中且在（半导体衬底中的）p型区域的主表面侧（上侧）的第一n型半导体层和布置在从其引出漏极区的第一p型掺杂剂区域正下方且被布置为接触所述第一n型半导体层的局部n型掩埋区域。

根据本发明第二方面，用于制造具有高击穿电压p沟道型晶体管的半导体器件的方法包括：在半导体衬底内且在所述半导体衬底中的p型区域的主表面侧（上侧）形成第一n型半导体层；以及在从其引出漏极区域的第一p型掺杂剂区域的正下方形成局部n型掩埋区域以接触所述第一n型半导体层。相同掩模用于进行形成所述第一p型掺杂剂区域的步骤和形成所述局部n型掩埋区域的步骤。

根据第一方面，所述局部n型掩埋区域增加了与寄生双极晶体管的基极对应的区域的厚度，从而使得可以促进抑制所述寄生双极晶体管的作用的有利效果。

根据第二方面，变得不必要使用额外的光掩模用于形成局部n型掩埋层。因此，可以减小半导体器件的制造成本。

附图说明

图1是根据本发明第一实施例的半导体器件的示意性平面视图。

图2是示出在第一实施例中形成图1中的高击穿电压模拟I/O电路的区域中的MOSFET的配置和结构的示意性截面视图。

图3是示出图2中的“III”所表示的区域的结构的一部分的示意性平面视图，该部分是其中从该结构排除作为第一p型掺杂剂区域的p型掺杂剂区域PR的部分。

图4是示出图2中的“IV”表示的区域中的各掺杂剂浓度的浓度分布曲线图。

图5是示出在根据第一实施例的制造方法的第一步骤中图2所示的区域的示意性截面视图。

图6是示出在根据第一实施例的制造方法的第二步骤中图2所示的区域的示意性截面视图。