[发明专利]一种MOS晶体管的制作方法

说明书

技术领域

本发明属于半导体制造领域，特别是涉及一种45nm节点或以下的采用应力邻近技术的MOS晶体管的制作方法。

背景技术

根据国际半导体技术发展蓝图(international technology roadmap for semiconductor，ITRS)，CMOS技术将于2009年进入32nm技术节点。然而，在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题。为了跨越尺寸缩小所带来的这些障碍，要求把最先进的工艺技术整合到产品制造过程中。根据现有的发展趋势，可能被引入到32nm节点的新的技术应用，涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k，MHK)栅结构、超浅结(ultra-shallow junction，USJ)以及其他应变增强工程的方法，包括应力邻近效应(stress proximity effect，SPT)、双重应力衬里技术(dualstress liner，DSL)、应变记忆技术(stress memorization technique，SMT)、STI和PMD的高深宽比工艺(high aspect ratio process，HARP)、采用选择外延生长(selective epitaxial growth，SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line，MOL)和后端工艺(back-end of line，BEOL)中的金属化以及超低k介质(ultra low-k，ULK)集成等。

现有的一种MOS晶体管的各阻值分布如图1所示，包括接触电阻（Rcontact）、金属硅化物电阻（Rsilicide）、界面电阻（Rinterface）、外延电阻（Repi）、源漏扩展区电阻（Rspreading）以及累计电阻（Raccumulation）。

对于45nm节点以下的先进技术，采用选择外延生长(selective epitaxial growth，SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏以及应力邻近技术是性能增强的最重要的项目之一。然而，这些技术会引起一些问题，这些问题的其中之一是，由于与浅掺杂源漏区连接的SiGe或SiC嵌入区的区域离子浓度相对较低，浅掺杂源及浅掺杂漏区域的元素容易扩散回到SiGe或SiC嵌入区，造成浅掺杂源漏区域的电阻较高而影响晶体管的性能。

由此可见，为了提高晶体管的性能，提供一种能解决由于离子回扩散而造成浅掺杂源漏区域电阻过高问题的MOS晶体管的制作方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管的制作方法，用于解决现有技术中MOS晶体管由于离子回扩散而造成浅掺杂源漏区域电阻过高的问题。

为实现上述目的及其他相关目的，本发明提供一种MOS晶体管的制作方法，所述制作方法至少包括以下步骤：

1）形成MOS晶体管的中间结构，至少包括：半导体衬底、两侧具有第一侧墙以及第二侧墙的栅极结构、位于所述第二侧墙外的半导体衬底中的凹槽结构、填充于所述凹槽结构内并具有凸起结构的填充层、形成于填充层中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；

2）去除所述第二侧墙；

3）采用各向同性离子掺杂工艺对所述凸起结构的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。

作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）中的离子掺杂浓度为1E18～1E21atom/cm³，掺杂深度为5～25nm。

作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）所述的各向同性离子掺杂工艺为自调节等离子体注入工艺或激光诱导原子层掺杂工艺。

作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）所述的各向同性离子掺杂工艺为激光诱导原子层掺杂工艺，包括步骤：a）于所述源区、漏区、浅掺杂源及浅掺杂漏表面形成预设离子浓度的外延层；b）通过激光诱导工艺使所述掺杂层中的离子扩散至所述凸起结构、浅掺杂源及浅掺杂漏中以形成掺杂层。

作为本发明的MOS晶体管的制作方法的一种优选方案，所述MOS晶体管为PMOS晶体管，所述填充层为SiGe填充层，步骤3）所采用的掺杂离子为硼离子。

作为本发明的MOS晶体管的制作方法的一种优选方案，所述掺杂层为具有压缩应力的掺杂层。