[发明专利]一种标准逻辑工艺兼容的差分架构NVM存储器单元

说明书

技术领域

本发明涉及一种差分架构NVM存储器单元，具体涉及一种标准逻辑工艺兼容的差分架构NVM存储器单元。

背景技术

我们一般把存储器分为两类：一种是易失性，即存储器在系统关闭后立即失去存储在其中的信息，他需要持续的电源供应以维持数据；另一种就是非易失性，它在系统关闭或者无电源状态时仍能保留数据信息。大部分存储器都属于非易失性存储器。

一个传统的非易失性存储器就是一个MOS管，该管拥有一个栅极，一个源极和一个漏极。区别于其他MOS管的是，他的栅极包含两个部分：浮栅和控制栅。浮栅介于栅氧化层和极氧化层之间，极氧化层用于隔绝浮栅。控制栅与浮栅之间是栅氧化层，控制栅与外部电极相连。

浮栅型非易失性存储器是通过将电荷保存在浮栅中，以改变管子的阈值电压，从而实现对数据信息的存储。但是浮栅型的非易失性存储器的制造需要采用特殊工艺，他有别于目前SoC制造过程中采用的主流的逻辑工艺，因此其开发和研制成本大大增加，设计的风险性和复杂度提高，其价格也必然高于逻辑SoC，不利于大规模的生产制造。

近年来，很多公司和个人提出了很多兼顾设计非易失性存储器的特殊工艺和标准逻辑工艺的SoC解决方案。

在专利US6678190中，eMemory公司提出了一种单多晶硅栅OTP。该结构采用热载流子注入CHEI的原理实现编程。该架构的缺点是没有电可擦除能力，只可以用紫外线UV实现擦除。在专利US6617637中，eMemory公司提出了一种和US6678190中串联晶体管型架构MTP，该架构与之前的区别在于浮栅的漏极部分具有高掺杂的N型区形成于浅P型区中。该架构也采用CHEI来实现编程，擦除操作则是将空穴以带对带穿隧BTBT注入浮栅。但该架构的不足在于因为存在较浅的P型区或是较深的N型区，跟传统的CMOS工艺有区别。

专利CN101373634中，给出了一种非常常见的NVM架构。这种架构的NVM通常包括三个部分：编程晶体管，选择晶体管以及擦除晶体管，这类架构，通常把编程管和选择传输管串联，擦除管和编程管共享浮栅，以电容变化控制浮栅电荷变化。他们通常采用晶体管的沟道或者其他物理效应实现激活编程和擦除操作，以FN穿隧机理为主。但是，为了避免高电平操作时的闩锁效应，不得不把晶体管设计成大尺寸，但是大尺寸的管子不可避免地引起内部电容的增大，其产生非线性电容直接影响存储器的存储特性。

在最近几年，关于更多管子的NVM结构也被发明出来。在专利US7164606和CN102741825A中，发明人提出了一种新型的四管NVM结构，其四管共享浮栅，两个管子以电容接法接入，分别作为控制晶体管和擦除晶体管，另外两个管子则采用读写分开的方式来分别实现编程读写操作。专利CN102741936A还给出了一种五管的NVM结构。但这些结构都受着晶体管尺寸和寄生效应的影响，其带来的成本和可靠性的限制是制约这种结构NVM发展的关键，而且无法避免。

因此，在实践中，研究人员在现实技术的基础上开辟新的思路来实现更小更有效的存储单元。在US2004/0004861A1、US6950342以及文献“Highly Reliable90-nm Logic Multitime Programmable NVM Cells Using Novel Work-Function-Engineered Tunneling Devices”(IEEE transactions on electron devices，Vol.54，No.9，Sept.2007)中，Impinj公司提出了采用差分架构来实现EEPROM的方案。该结构把TJ1和CG0连接，把TJ0和CG1连接，这样就实现了两种电容的耦合。假设原来存储器存储的是“1”，当TJ0和CG1加上高压而TJ1和CG0接地时，浮栅FG1呈现负电平而FG0正电平，这时流经M1的电流大于M0的电流，通过电流灵敏放大器很容易读出其状态。差分结构的存储单元可以有效地减小对管子尺寸的需求，差分结构采用对比输出，也可以降低存储器的工作电平，并且得到比原来结构更可靠的性能。专利US7679957在差分结构的基础上提出了利用冗余管子来实现NVM，不仅对漏电流进行了成功的优化，而且增加了存储单元的稳定性。在专利CN102446554A中，英飞凌公司的研究人员还论证了差分结构的非易失性存储器可以改善存储单元在经过反复编程和擦除操作中带来的阈值电压的“漂移”问题，有效地抑制存储单元在使用中的退化问题，保证存储器的可靠性。

发明内容