[发明专利]沟槽型功率晶体管及其制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种沟槽型功率晶体管及其制作方法。

背景技术

随着半导体技术的不断发展，功率器件（Power Device）作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有的MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

在公开号CN 102244100A的中国专利公开文献中详细介绍了一种沟槽型功率晶体管及其制作方法。以下结合图1至图4对该制作方法进行详细介绍。

参照图1，提供重掺杂的半导体衬底10，在所述半导体衬底10表面形成n型外延层11，所述n型外延层11内形成有功率晶体管沟槽12；

参考图2，在所述功率晶体管沟槽12内和n型外延层11的表面形成一层栅极氧化层13；

参考图3，在所述栅极氧化层13上形成填充满所述功率晶体管沟槽12的多晶硅14；然后对所述功率晶体管沟槽12外的多晶硅14和栅极氧化层13进行平坦化处理，直至暴露所述n型外延层11表面的栅极氧化层13。之后进行掺杂工艺，形成体区15与源区16。重掺杂的半导体衬底10作为功率晶体管的漏区。

实际中，上述工艺制作的沟槽型功率晶体管存在漏电流过大的问题。

由于漏电流过大会造成器件性能不稳定，有鉴于此，本发明提供一种新的沟槽型功率晶体管及其制作方法，以解决上述问题。

发明内容

本发明解决的问题是提出一种新的沟槽型功率晶体管及其制作方法，以避免漏电流过大问题。

为解决上述问题，本发明提供一种沟槽型功率晶体管的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成外延层；

在所述外延层上自下而上形成遮蔽氧化层与研磨终止层；

采用光刻、刻蚀工艺在所述外延层内形成沟槽；

在所述沟槽内侧壁形成栅极氧化层；

在所述沟槽内填入栅极材料层，并研磨去除所述沟槽外的多余栅极材料层，所述研磨工艺以研磨终止层为研磨终点。

可选地，采用光刻、刻蚀工艺在所述外延层内形成沟槽前，所述研磨终止层上还形成有硬掩膜层。

可选地，所述栅极材料层的材质为多晶硅，所述研磨终止层的材质为氮化硅、氮氧化硅、碳化硅或上述材质的组合。

可选地，所述半导体衬底的材质为硅，所述硬掩膜层的材质为无定形碳、二氧化硅、氮化硅、氮氧化硅或碳化硅。

可选地，所述遮蔽氧化层的材质与栅极氧化层的材质相同。

可选地，在所述沟槽内侧壁形成栅极氧化层是通过热氧化法制作的。

基于上述沟槽型功率晶体管的制作方法，本发明还提供了一种根据上述制作方法形成的沟槽型功率晶体管

与现有技术相比，本发明具有以下优点：1）本发明人通过对现有技术仔细研究，发现漏电流过大的一个原因为：如图4所示，对功率晶体管沟槽12（参见图2所示）外的多晶硅14和栅极氧化层13进行平坦化处理时，上述平坦化处理一般采用研磨法，例如化学机械研磨（CMP），由于栅极氧化层13一般较薄，上述研磨会由于终点难以检测，造成功率晶体管沟槽12开口处的多晶硅14及周围外延层11出现过度研磨，从而造成功率晶体管的沟道过短，出现短沟道效应，如漏电流过大问题；上述过度研磨问题对于位于晶元中心区域的功率晶体管更为严重。针对上述问题，本发明在外延层上至少形成研磨终止层，利于研磨过程中的终点检测，避免过度研磨问题，从而避免制作的功率晶体管的短沟道效应，减小了源-漏漏电流。

2）可选方案中，功率晶体管沟槽采用光刻、刻蚀工艺在所述外延层内形成，对应沟槽的掩膜版图形可以a）直接通过图形化光刻胶转移至外延层内，也可以b）通过将掩膜版图形通过图形化光刻胶转移至硬掩膜层上，后以图形化的硬掩膜层为掩膜刻蚀外延层形成该沟槽。

附图说明

图1至图4是现有技术的沟槽型功率晶体管的制作过程结构示意图；

图5至图8是本发明实施例的沟槽型功率晶体管的制作过程结构示意图。

具体实施方式