[发明专利]动态存储器读操作下的省电方法及其列选择信号驱动电路

说明书

【技术领域】

本发明涉及动态存储器技术领域，特别涉及一种动态存储器读操作下的省电方法及其列选择信号驱动电路。

【背景技术】

如图1所示，当动态存储器在读操作时，列选择信号线CSL的列选择信号打开了位线（BL/BL_N）和局部数据线（LDQ/LDQ_N）之间的开关，由于局部数据线（LDQ/LDQ_N）和总数据线（MDQ/MDQ_N）之间的总数据开关MDQS在ACTIVE操作时早已打开，所以数据总线的正信号线MDQ的信号和数据总线的反信号线MDQ_N的信号中的一个会被正位线BL或负位线BL_N拉低，从而使得数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差。

如图2所示，列选择信号线CSL的列选择信号有效后，第二级灵敏放大器SSA的均衡信号线re_n的信号会变低从而打开数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，由于数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差，第二级灵敏放大器SSA的正输入信号线MA跟第二级灵敏放大器SSA的负输入信号线MA_N之间也会有电压差，当这个电压差增大到一定程度时，第二级灵敏放大器SSA的均衡信号线re_n的信号变高关闭数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，同时第二级灵敏放大器SSA的放大使能信号线CMA的信号变高使得第二级灵敏放大器SSA开始放大操作。

如图3所示，现有的列选择信号驱动电路包括PMOS管M1、PMOS管M2、NMOS管M4、NMOS管M5和第一反相器inv1;PMOS管M1的栅极和NMOS管M4的栅极连接CSL译码电路使能信号输入线csle；PMOS管M2的栅极和NMOS管M5的栅极连接预译码结果线predecode；PMOS管M1的源极连接PMOS管M2的源极，PMOS管M1的漏极、PMOS管M2的漏极、第一反相器inv1的输入端和NMOS管M4的漏极共接，第一反相器inv1的输出端连接列选择信号线CSL，NMOS管M4的源极连接NMOS管M5漏极，NMOS管M5的源极接地。

如图4所示，当第二级灵敏放大器SSA工作时，第二级灵敏放大器SSA的均衡信号线re_n已经关闭了数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，所以可以说当第二级灵敏放大器SSA工作时，数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA没有任何关系，即如图4中所示的t1这段时间内，数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA没有任何关系。列选择信号线CSL的列选择信号依旧为高，位线和局部数据线之间的开关依旧被打开，局部数据线和总数据线之间的开关也处于打开状态，所以第一级灵敏放大器SA依旧在驱动数据总线的正信号线MDQ/数据总线的负信号线MDQ_N，但是数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N断开，对于第二级灵敏放大器SSA来说数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经没有任何关系，这样就造成了耗电的浪费，因为数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经不需要被第一级灵敏放大器SA驱动了。所以尽量减少t1的时间就会达到省电的目的。

【发明内容】

本发明提供一种动态存储器读操作下的省电方法及其列选择信号驱动电路，解决动态存储器读操作时的电能浪费问题，以有效减少动态存储器的功耗。

为了实现上述目的，本发明采用如下技术方案：

一种动态存储器读操作下的省电方法，包括：当第二级灵敏放大器的放大使能信号或第二级灵敏放大器的均衡信号为高且动态存储器中第二级灵敏放大器工作时，将列选择信号置低关闭位线和局部数据线之间的开关。