[发明专利]一种高速1553总线协议处理器

权利要求书

1.一种高速1553总线协议处理器，其特征在于，包括以下模块：

主机接口模块，分别与寄存器文件及中断管理单元、纠检错双端口存储器相连接，处理主机与处理器内的寄存器、存储器之间的数据转换；

纠检错双端口存储器，分别与存储管理单元、寄存器文件及中断管理单元相连接；包括两个纠检错编解码模块，其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码；

存储管理单元，分别与多协议处理核、寄存器文件及中断管理单元相连接；从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；还将多协议处理核转交的总线数据写入纠检错双端口存储器；

多协议处理核，通过存储管理单元与纠检错双端口存储器电性连接，还分别与双曼彻斯特II型编译码器单元、寄存器文件及中断管理单元相连接，包括总线控制器处理核、远置终端处理核和总线监视器处理核，以总线控制器模式、远置终端模式或总线监视器模式处理总线终端协议；

双曼彻斯特II型编译码器单元，将来自多协议处理核的数据按照总线协议的规定转化为串行数据送给总线发送器；

寄存器文件及中断管理单元，包括多个寄存器和中断管理模块，寄存器寄存发送来的信息，中断管理模块接收中断请求，并产生中断请求信号；

时钟与复位管理单元，为时钟和复位信号的管理模块，分别与其他模块电性连接，接收用户系统发送复位、时钟及时钟模式信号，向各模块提供时钟信号和复位信号。

2.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的时钟与复位管理单元包括：

锁相环，将用户系统输入的时钟信号固定倍频后输出；

时钟切换模块，接收锁相环和时钟信号CLK，在时钟模式信号控制下其输出在锁相环输出与时钟信号CLK之间切换；

分频电路，对时钟切换电路的输出时钟进行二分频；

门控时钟生成与分配电路，接收以下时钟信号：1）时钟切换模块的输出；2）分频电路输出的时钟切换模块的二分频信号；3）时钟信号CLK；在外部时钟模式信号及时钟使能信号的控制下，根据接收的时钟信号通过组合逻辑产生驱动不同的模块的时钟信号后输出；

复位管理模块，将软件复位信号SW_RSTn与外部复位信号HW_RSTn同步后输出。

3.如权利要求2所述的高速1553总线协议处理器，其特征在于，所述的门控时钟生成与分配电路在外部时钟模式信号HOST_LF和PLL_BP，时钟使能信号BC_En、RT_En和MT_En的控制下，根据接收的时钟信号通过组合逻辑产生TXRX_CLK、BC_CLK、RT_CLK、MT_CLK和HOST_CLK时钟后输出；其中，TXRX_CLK时钟和HOST_CLK时钟为非门控时钟，一直有效；BC_CLK、RT_CLK和MT_CLK为门控时钟，只有在BC_En、RT_En、MT_En使能时，才产生有效的时钟，否则不输出有效时钟。

4.如权利要求1所述的高速1553总线协议处理器，其特征在于，所述的双曼彻斯特II型编译码器单元包含互为冗余的A、B两路曼彻斯特II型编码器、两路曼彻斯特II型解码器和两路故障防护单元，该模块工作时钟为TXRX_CLK；

曼彻斯特II型编码器单元在多协议处理核的控制下将来自多协议处理核的16位高速1553总线并行数据按照总线协议的规定转化为20位的串行数据送给总线发送器；

曼彻斯特II型解码器将收到的1553总线信号先用TXRX_CLK时钟进行采样，采样后的信号通过数字滤波将可能的干扰脉冲滤除后送给译码逻辑进行译码；译码逻辑对1553总线的20位串行数据进行分析，将串行数据转换为16位并行数据，并对字的类型、数据格式、字连续性和总线状态进行检测；

故障防护单元对相应的曼彻斯特II型编码器的发送信号进行检测，当曼彻斯特II型编码器持续发送时间超过规定的传输时间时，故障防护单元产生有效的发送器关闭信号，禁止曼彻斯特II型编码器发送。