[发明专利]一种高速1553总线协议处理器

说明书

技术领域

本发明属于计算机通信领域，涉及一种高速1553总线协议处理器。

背景技术

1553总线从美国军方1973年公布MIL-STD-1553以来，经过不断发展，直到1986年美国军方公布MIL-STD-1553B通告2为止，形成了完善的数字式时分制指令/响应式复用数据总线协议。目前，1553B总线在世界范围内的军事和民用领域均获得了广泛的应用，甚至被美国军方认为是可能永远都不会消失的总线。

近年来，随着航空航天及武器电子系统总体性能需求的不断提升，在国外掀起了高速1553总线技术研究的高潮，其目标是在现有1553B线缆基础上突破传统1553B总线协议规定的1Mbps的总线通讯速率，解决部分系统应用中1553B总线带宽不够的问题。以美国DDC公司的Turbo1553技术为代表的国外高速1553在现有1553B总线构架不变的前提下将1553B总线的通讯速率从1Mbps提高到5Mbps，但在国内还未发现其产品的详细说明。

国内，1553总线技术在航空航天及国防军事领域中获得了大量的应用，但高可靠、高性能的1553总线核心器件仍然依赖进口。研制具有自主知识产权的高速1553协议处理器芯片，可填补国内技术空白，为我国航空航天、国防军事领域及民用领域高性能电子系统的开发提供新的途径和有力的技术支持。

发明内容

本发明解决的问题在于提供一种高速1553总线协议处理器，在不显著提高物理实现难度的前提下，可靠的实现1Mbps到10Mbps的1553总线通讯速率。

本发明是通过以下技术方案来实现：

一种高速1553总线协议处理器，包括以下模块：

主机接口模块，分别与寄存器文件及中断管理单元、纠检错双端口存储器相连接，处理主机与处理器内的寄存器、存储器之间的数据转换；

纠检错双端口存储器，分别与存储管理单元、寄存器文件及中断管理单元相连接；包括两个纠检错编解码模块，其中一个负责主机访问存储器端口的编码和解码，另外一个负责多协议核访问存储器端口的编码和解码；

存储管理单元，分别与多协议处理核、寄存器文件及中断管理单元相连接；从纠检错双端口存储器读取主机的配置信息并送给多协议处理核；还将多协议处理核转交的总线数据写入纠检错双端口存储器；

多协议处理核，通过存储管理单元与纠检错双端口存储器电性连接，还分别与双曼彻斯特II型编译码器单元、寄存器文件及中断管理单元相连接，包括总线控制器处理核、远置终端处理核和总线监视器处理核，以总线控制器模式、远置终端模式或总线监视器模式处理总线终端协议；

双曼彻斯特II型编译码器单元，将来自多协议处理核的数据按照总线协议的规定转化为串行数据送给总线发送器；

寄存器文件及中断管理单元，包括多个寄存器和中断管理模块，寄存器寄存发送来的信息，中断管理模块接收中断请求，并产生中断请求信号；

时钟与复位管理单元，为时钟和复位信号的管理模块，分别与其他模块电性连接，接收用户系统发送复位、时钟及时钟模式信号，向各模块提供时钟信号和复位信号。

所述的时钟与复位管理单元包括：

锁相环，将用户系统输入的时钟信号固定倍频后输出；

时钟切换模块，接收锁相环和时钟信号CLK，在时钟模式信号控制下其输出在锁相环输出与时钟信号CLK之间切换；

分频电路，对时钟切换电路的输出时钟进行二分频；

门控时钟生成与分配电路，接收以下时钟信号：1）时钟切换模块的输出；2）分频电路输出的时钟切换模块的二分频信号；3）时钟信号CLK；在外部时钟模式信号及时钟使能信号的控制下，根据接收的时钟信号通过组合逻辑产生驱动不同的模块的时钟信号后输出；

复位管理模块，将软件复位信号SW_RSTn与外部复位信号HW_RSTn同步后输出。

所述的门控时钟生成与分配电路在外部时钟模式信号HOST_LF和PLL_BP，时钟使能信号BC_En、RT_En和MT_En的控制下，根据接收的时钟信号通过组合逻辑产生TXRX_CLK、BC_CLK、RT_CLK、MT_CLK和HOST_CLK时钟后输出；其中，TXRX_CLK时钟和HOST_CLK时钟为非门控时钟，一直有效；BC_CLK、RT_CLK和MT_CLK为门控时钟，只有在BC_En、RT_En、MT_En使能时，才产生有效的时钟，否则不输出有效时钟。