[发明专利]集成电路装置及用以使用于该集成电路装置中的方法

说明书

技术领域

本发明是有关于一种高密度集成电路装置，且特别是有关于一种集成电路装置及用以形成层间连接件于三维叠层集成电路装置中的方法。

背景技术

在制造高密度存储装置中，集成电路上的每个单位面积的数据总量可为一个关键要素。因此，当存储装置的关键尺寸接近光刻技术的限制时，为了让每个位达到较大的储存密度与较低的成本，用于叠层存储单元的多个层的技术被提出。

举例来说，在赖(Lai)等人于公元2006年12月11-13日的IEEE的国际电子元件会议(Int’l Electron Devices Meeting)中发表的「A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」中与在钟(Jung)等人于公元2006年12月11-13日的IEEE的国际电子元件会议中发表的「Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node」中，薄膜晶体管技术被应用于电荷捕捉存储器。

另外，在强森(Johnson)等人于公元2003年11月的IEEE固态电路期刊第38卷第11号发表的「512-Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells」中，交叉点阵列技术被应用于反熔丝存储器。亦可见克里夫斯(Cleeves)的美国专利第7,081,377号，标题为「Three-Dimensional Memory」。

另一提供垂直NAND晶胞于电荷捕捉存储器技术中的结构被说明于金(Kim)等人在公元2008年6月17-19日在2008VLSI科技会议的技术论文(Symposium on VLSI Technology Digest of Technical Papers)第122-123页所发表的「Novel3-D Structure for Ultra-High Density Flash Memory withVRAT and PIPE」。

于三维叠层存储装置中，导电互连件用以耦接下层的存储单元于贯穿上层的译码电路与类似的元件。完成互连关系的花费是随着所需的光刻步骤的数目增加。一个减少光刻步骤的方法被说明于田中(Tanaka)等人在公元2007年6月12-14日在2007VLSI科技会议的技术论文第14-15页所发表的「Bit Cost Scalable Technology with Punch and Plug Process for UltraHigh Density Flash Memory」。

然而，传统三维叠层存储装置的其中一个缺点为一个分离的掩模一般被用于各个接触层。因此，如果例如有20个接触层，则通常需要20个不同的掩模，且各接触层需要为其建立掩模及刻蚀步骤。

发明内容

根据本发明的一些例子，仅需要N个掩模来提供通道至2N个导电层。根据部分的例子，2n-1个导电层是就各掩模顺序数字n进行刻蚀。于部分例子中，刻蚀掩模具有分开的开放刻蚀区且遮盖介电层的其他部分，开放刻蚀区仅位于选择的接触开口上。

一方法的一第一例子是形成多个层间连接件，这些层间连接件自装置的一表面延伸至导电层，此方法用以使用于一集成电路装置，包括一由多个介电/导电层形成的叠层。此方法是以下述方式执行。分隔的多个接触开口建立于集成电路装置的一接触区域内，而贯穿一介电层并以一介电层材料分隔各接触开口，接触开口位于一导电层上，用于W个导电层的每一个。建立这些接触开口亦包括向下建立一第一接触开口至一第一导电层。利用一组N个刻蚀掩模，2N-1小于W(全部导电层的数目)且2N大于或等于W，刻蚀掩模具有分隔的多个开放刻蚀区与多个位于其余地方的掩模区，这些开放刻蚀区对应于选择的接触开口。利用N个刻蚀掩模来刻蚀由介电/导电层形成的叠层，以仅贯穿W-1个接触开口而建立多个延伸接触开口，这些延伸接触开口延伸至W-1个导电层。在刻蚀步骤中，利用各刻蚀掩模来透过至少半数的接触开口而刻蚀2n-1个导电层，n＝1、2...N。刻蚀步骤是执行，使得接触开口是以刻蚀掩模的不同组合的开放刻蚀区来进行刻蚀。形成层间连接件于第一接触开口内及延伸接触开口内，以电性连接于各导申层。