[发明专利]一种基于PD SOI 的二极管辅助触发ESD 保护电路

说明书

技术领域

本发明属于静电放电（ESD）保护电路技术领域，涉及一种基于PD SOI的二极管辅助触发ESD保护结构。 

背景技术

由于SOI CMOS器件具有功耗低、抗干扰能力强、集成度高、速度快、抗辐照能力强、彻底消除闩锁效应等优点，因此SOI技术在高性能VLSI、高压、高温、抗辐照、低压低功耗、存储器及三维集成电路等领域具有广阔的应用空间。但由于SOI技术中硅膜的厚度很薄，大大限制了体硅CMOS工艺中ESD保护结构在SOI技术中的移植，如四层三结的SCR保护结构、纵向二极管结构等。同时，由于SOI器件之间完全被SiO₂隔离，而SiO₂的热导率只有Si的1/100，这将加速SOI器件热量积累，很容易导致过热而失效，因此ESD保护已经成为SOI集成电路可靠性设计的难点。 

GGNMOS是CMOS集成电路中应用最为广泛的ESD保护电路结构之一，ESD应力作用下其典型的TLP(Transmission Line Pulse，TLP)测试I-V特性曲线如图1所示，为了达到保护内部电路和获得更高的ESD保护能力的目的，通常要求：（1）开启电压Vt1和二次击穿电压Vt2小于栅氧击穿电压；（2）二次击穿电压Vt2大于开启电压Vt1，以保证在二次击穿之前，多个并联的叉指管都能够被触发，提高ESD保护能力。 

随着集成电路工艺节点的不断缩小，特别是在深亚微米和纳米工艺节点，多晶硅栅氧化层的厚度越来越薄，结深越来越浅，MOS管中漏和衬底的PN结反向击穿电压下降的速度比栅氧化层击穿电压的速度要快很多，就存在GGNMOS尚未开启而内部电路的栅氧化层已经击穿的危险，因此，降低GGNMOS的开启电压Vt1，使其小于内部栅氧化层的击穿电压就显得颇为眉睫。同时降低开启电压Vt1，使其小于二次击穿电压Vt2，以保证多个并联叉 指管的均匀导通，提高ESD保护能力。 

通常采用的降低开启电压Vt1的方法有栅耦合技术和衬底触发技术，但栅耦合技术存在“触发死区”和“误触发”现象，同时耦合电路采用的电容和电阻会大大增加芯片面积。而衬底触发技术中的触发电路在ESD应力下，存在热载流子效应和栅氧化层可靠性问题。 

在PD SOI工艺中，埋层氧化物的存在限制了体硅工艺中诸多行之有效的ESD保护结构，如纵向二极管、SCR和厚场氧晶体管（TFO）等，而GGNMOS则是已被证明非常有效的ESD保护结构，如果在PD SOI工艺中进行使用，若使用条形栅，由于“鸟嘴”效应带来的边缘漏电在辐照条件下回非常大，如果采用H型栅结构，其体接触在两端，而单根保护管的尺寸非常宽，浮体效应会比较严重，在正常工作情况下保护管的源漏之间的漏电可能会比较大。 

发明内容

本发明解决的问题在于提供一种基于PD SOI的二极管辅助触发ESD保护电路，能够降低开启电压，同时又能保证ESD保护结构在辐照条件下漏电小。 

本发明是通过以下技术方案来实现： 

一种基于PD SOI的二极管辅助触发ESD保护电路，包括隔离氧化层和栅极，栅极为条形栅结构，由栅极氧化层上生长多晶硅poly层组成；栅极一侧为漏区，栅极另一侧为源区； 

漏区包括N+注入和P+注入，P+注入设在漏端边侧和中间，P+注入区域不引出，漏端P+注入区域覆盖有SAB层；P+注入之间为N+注入，N+注入穿通漏区的隔离氧化层；并对漏端N+和P+注入区域靠近栅极端覆盖SAB层； 

源区包括连接形成体接触的N+注入和P+注入，N+注入和P+注入相互间隔，其中源区两侧为N+注入，P+注入位置与漏区的N+注入的中间位置对齐，N+注入深度为隔离氧化层的1/3～1/2，P+注入与N+注入的宽度比为 1:10～1:5。 

所述的隔离氧化层为SiO₂层，隔离氧化层还包覆外周。 

所述的漏区SAB层将漏区P+注入覆盖，同时将N+注入和P+注入靠近栅极的部分进行覆盖，以形成镇流电阻；SAB层的宽度为1μm～5μm。 

所述的漏区的P+注入和N+注入形成P+N+二极管，辅助寄生的NPN管导通进行电流泄放，N+注入和P+注入的间距根据所需开启电压的大小进行调节。 

所述的漏区的P+注入的宽度为0.5μm～3μm。 

所述的源区的N+注入和P+注入在进行硅化物工艺时短接在一起以形成体接触。 

与现有技术相比，本发明具有以下有益的技术效果：