[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种三维立体器件FinFET中鳍片（Fin）的薄膜填充物的等离子体回刻技术。

背景技术

随着半导体工艺不断发展，CMOS电路尺寸不断缩小，不断增加的亚阈值电流和栅介质泄露电流成为了阻碍CMOS工艺进一步发展的主要因素。进入22nm节点以来，人们逐渐将视野转向非平面MOSFET（垂直晶体管、鳍片场效应晶体管（FinFET）、双栅MOSFET等），以克服平面体硅带来的限制。

与传统的体硅MOSFET相比FinFET器件在抑制亚阈值电流和栅漏电流方面有着绝对的优势。FinFET的双栅或半环栅和薄的体硅会抑制短沟效应，从而减小亚阈值漏电流。短沟效应的抑制和栅控能力的增强,使得FinFET器件可以使用比传统更厚的栅氧化物，这样FinFET器件的栅漏电流也会减小。因此FinFET器件取代传统体硅器件将是必然。

然而，作为新器件新结构的代表，FinFET工艺也更为复杂。在形成鳍片（Fin）之后，填充上电介质（通常为二氧化硅、氮化硅、氮氧化硅等）材料后，进行平坦化工艺，停止在Fin上。依据不同工艺整合流程，Fin上存在有无硬掩模的情形。不管何种情形，都需要刻蚀二氧化硅薄膜到一定厚度，同时要求对Fin的侧壁有最小损伤。这对等离子体刻蚀工艺提出了挑战。

发明内容

有鉴于此，本发明的目的在于提供一种创新性的三维立体器件FinFET中鳍片（Fin）的薄膜填充物的等离子体回刻技术，减小了刻蚀对于鳍片侧壁的损伤，提高了器件的可靠性。

实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成多个鳍片以及鳍片之间的多个沟槽；在沟槽中填充绝缘介质；采用包含碳氟基气体的刻蚀气体，等离子体干法刻蚀绝缘介质至预定厚度，以露出鳍片的部分侧壁。

其中，衬底包括硅。

其中，绝缘介质包括氧化硅基材料、或氮化硅基材料。其中，碳氟基气体可以选择CF₄、CHF₃、CH₃F、CH₂F₂、C₄F₆、C₄F₈及其组合。

其中，刻蚀气体还包括氧化性气体。其中，氧化性气体包括CO、O₂及其组合。

在填充绝缘介质之前，还包括在鳍片顶部形成硬掩模。

其中，硬掩模与绝缘介质材料相同或者不同。

其中，填充绝缘介质之后，进一步包括平坦化绝缘介质直至暴露硬掩模或者鳍片顶部。

其中，采用CMP或者等离子体回刻工艺来进行平坦化。

其中，形成绝缘介质的方法包括LPCVD、PECVD、SACVD、HDPCVD、UHVCVD、快速热氧化（RTO）、化学氧化、旋涂、喷涂、丝网印刷及其组合。

其中，预定厚度为鳍片高度的1/5～1/2。

依照本发明的半导体器件制造方法，通过合理选用刻蚀气体以及配比组分，有效抑制了刻蚀气体对于鳍片侧壁的损伤，提高了小尺寸器件加工的精度以及可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图3为依照本发明的半导体器件制造方法各步骤的剖面示意图；以及

图4为依照本发明的半导体器件制造方法的流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

参照图4以及图1，在衬底1上形成多个鳍片1F。

提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为体Si或者SOI，最佳为单晶的体Si（例如具有（100）晶面）。