[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件。

背景技术

在现有的集成电路，例如CMOS射频集成电路（RFIC）中，电感是一种重要电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感；所述平面螺旋电感由金属导线在衬底或介质层表面绕制而成；相对于传统的线绕电感，平面电感器具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。

对于电感器件，具有衡量其性能的品质因素Q。所述品质因数Q为存储于电感中的能量和每一个振荡周期损耗能量的比值，因此所述品质因数Q越高，电感器的效率就越高，性能越好；而影响所述平面电感的品质因数Q的因素包括：电感线圈的金属导线本身的电阻，电感线圈与位于其上方或下方的金属层之间寄生电容，或者电感线圈与半导体衬底之间的寄生电容；具体的，当金属导线中的电阻越高时，或电感线圈的寄生电容越大时，品质因数Q越小，电感的性能越差。

以位于半导体衬底表面的平面螺旋电感为例，当电感工作时，螺旋线圈内具有电流，该螺旋电流能够产生垂直于半导体衬底的电感磁场。根据楞次定理，所述垂直穿入半导体衬底的电感磁场会在半导体衬底内感应出感应电流，且所述感应电流的方向与电感内电流的方向相反。该感应电流也能够产生垂直于平面螺旋电感的磁场，而所述感应电流的方向与电感内的电流方向相反，能够导致电感的磁场被减弱，继而使电感器件的电感值降低，造成衬底损耗，尤其是在高频环境下，衬底损耗对电感值的减弱尤为明显。而且，半导体衬底内产生感应电流，即半导体衬底内具有电荷，则半导体衬底与电感之间会产生寄生电容，导致电感的品质因数Q降低。

因此，现有技术会在电感器件和半导体衬底之间设置屏蔽结构，以减少电感的衬底损耗。然而，现有技术的屏蔽结构会降低电感器件的品质因数Q。

发明内容

本发明解决的问题是提供一种半导体器件，提高屏蔽结构的屏蔽能力，减少电感的衬底损耗，并提高器件性能。

为解决上述问题，本发明提供一种半导体器件，包括：半导体衬底；位于半导体衬底表面的接地环；位于半导体衬底表面的接地屏蔽结构，所述接地环包围所述接地屏蔽结构，所述接地屏蔽结构包括若干同心导电环、以及沿所述导电环的半径方向贯穿若干导电环的导电线，且所述导电线和接地环电连接，所述若干导电环均具有若干开口，且相邻导电环的开口交错设置；位于所述半导体衬底、接地环和接地屏蔽结构表面的介质层，所述介质层包围所述接地环和接地屏蔽结构；位于介质层表面的半导体器件。

可选的，所述导电环的开口数量为1～2个。

可选的，所述导电环为金属环。

可选的，还包括：位于半导体衬底表面的有源区环，所述有源区环的位置和形状与所述金属环对应，且所述有源区环和金属环之间通过介质层电隔离。

可选的，还包括：位于所述有源区环和金属环之间的多晶硅环，所述多晶硅环的位置和形状与所述金属环对应，且所述的多晶硅环通过介质层与金属环和有源区环电隔离。

可选的，所述有源区环的材料为硅、锗、砷化镓或锗硅，且所述硅、锗、砷化镓或锗硅材料内具有掺杂离子，所述掺杂离子为p型离子或n型离子。

可选的，还包括：位于有源区环表面的金属硅化物层。

可选的，还包括：位于半导体衬底和金属环之间的多晶硅环，所述多晶硅环的位置和图形与所述金属环对应，且所述多晶硅环通过介质层与金属环和半导体衬底电隔离。

可选的，还包括：所述若干金属环与所述导电线连接的位置分别通过导电插塞与对应的多晶硅环电连接。

可选的，所述金属环为单层结构或多层堆叠结构。

可选的，所述金属环的材料为铜或铝。

可选的，所述接地环包括：接地有源区环和接地金属环，所述接地金属环与位于顶层的导电环处于同一层，所述接地有源区环位于所述接地金属环的正下方的半导体衬底表面，所述导电线与所述接地金属环连接，且所述导电线与接地金属环的连接处通导电插塞与接地有源区环连接。

可选的，所述接地有源区环的材料为硅、锗、砷化镓或锗硅，且所述硅、锗、砷化镓或锗硅材料内具有掺杂离子，所述掺杂离子为p型离子或n型离子；所述接地金属环的材料为铜或铝。

可选的，所述导电线为金属线，所述金属线的材料为铜或铝。

可选的，所述接地屏蔽结构中，每层同心导电环的数量为2～100个。