[发明专利]静电放电保护结构

说明书

技术领域

本发明涉及集成电路领域，特别涉及一种静电放电保护结构。

背景技术

随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护电路的设计和应用，通常包括：栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路、二极管保护电路、可控硅（Silicon Controlled Rectifier，SCR）保护电路等。

其中，栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路的电路图如图1所示，所述多个栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间且所述栅接地的N型场效应晶体管10的漏极分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。

所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源极22、漏极21为N型，所述衬底20为P型，所述漏极21、衬底20、源极22形成一个寄生的NPN三极管24，所述源极22为寄生三极管24的发射极，所述漏极21为寄生三极管24的集电极，所述衬底20为寄生三极管24的基区，其中，所述源极22、衬底20、栅极23接地。由于外部电路的静电电压使得所述栅接地的N型场效应晶体管的漏极电压不断上升，当所述漏极电压高于漏极21、衬底20两者之间的PN结的击穿电压时，从漏极21到衬底20将产生一个较大的击穿电流。由于所述衬底20接地，所述击穿电流也将流向地，但由于从漏极边缘的衬底到接地的衬底之间会有部分寄生电阻25，所述击穿电流在该寄生电阻25上流过会产生电势差，使得源极22与衬底20靠近源漏极的部分存在电势差，从而使得源极22、衬底20、漏极21所形成的NPN三极管24开启，形成漏极电流，将漏极21的积累的静电电荷从源极22流走。且三极管具有电流放大作用，可以提高漏极电流的泄放能力，从而使得漏极电压可以很快地下降，保护芯片内部电路不被静电电压损毁。

由于静电电流通常很大，现有技术中通常将多个GGNMOS晶体管并联在一起作为静电放电保护电路以提高静电放电能力。但是处于版图设计考虑，现有的接地的连接区通常统一位于GGNMOS晶体管的最外侧，使得现有技术中的不同位置的GGNMOS晶体管对应的寄生电阻各不相同，使得源极与衬底靠近源漏极部分的电势差也各不相同，所述源极、衬底、漏极所形成的寄生NPN三极管不会同时开启，使得现有的静电放电保护电路中多个GGNMOS晶体管的导通均匀性较差。当其中部分GGNMOS晶体管导通后，其他的就不容易导通，会严重影响静电放电保护电路的能力，可能会导致放电电流过高而烧毁，且如果只有部分GGNMOS晶体管被导通，那么未导通GGNMOS晶体管就无法起到保护作用，减低了静电保护的能力。

发明内容

本发明解决的问题是提供一种静电放电保护结构，可以提高静电放电保护结构的导通均匀性，提高静电保护能力。

为解决上述问题，本发明技术方案提供了一种静电放电保护结构，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。

可选的，还包括：所述连接区与接地端相连。

可选的，还包括：所述NMOS晶体管的栅极与接地端相连。

可选的，还包括：所述连接区、NMOS晶体管的栅极与接地端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏，且所述连接区与第一电压端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述NMOS晶体管的栅极与第一电压端相连。

可选的，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述连接区、NMOS晶体管的栅极与第一电压端相连。

可选的，还包括：第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为第一电压端。