[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明系关于一种半导体装置及其制造方法，特别是关于一种可堆迭成为一三维层迭结构的晶圆级晶片封装及其制造方法。

背景技术

三维积体电路（3D IC）包含具有两层以上的主动半导体元件（例如垂直堆迭与连结）以形成一积体电路。3D IC技术的价值在于，在更小的面积下提供更多以及更快的运算功能及处理速度（例如，较短的垂直电连接可以减缓延迟）。目前多种3D IC的型态已被开发，包含晶粒对晶粒堆迭、晶粒对晶圆堆迭、以及晶圆对晶圆堆迭。在一般3D IC技术中，电路元件（亦即积体电路）建构于两个以上的基板，并经由封装形成一积体电路单元。一般而言，垂直的电连接藉由硅穿孔（through silicon vias，TSVs）将位于不同基板上的电路导通。堆迭的晶粒将再经过封装完成I/O的设计，以提供外界与该3D IC的讯号窗口。

本发明揭露一种改良的结构以及一种制作该结构的方法，以达成在晶粒或晶圆的两相对表面建构重分配布线(RDL)以的目的。

本发明之技术内容及技术特点已揭示如上，然而熟悉本项技术之人士仍可能基于本发明之教示及揭示而作种种不背离本发明精神之替换及修饰。因此，本发明之保护范围应不限于实施例所揭示者，而应包括各种不背离本发明之替换及修饰，并为以下之申请专利范围所涵盖。

发明内容

本发明一实施例提供一种半导体装置，该装置包含一半导体元件具有一第一表面、与第一表面相对的一第二表面，以及设置于该半导体元件上之一导电孔。该半导体元件包含一晶粒、设置于该第一表面上的一第一线路层、以及设置于该半导体元件之第二表面上的一第二线路层。该导电孔自该第二表面延伸且电连接该第一线路层与第二线路层，其中导电孔两端之孔径尺寸不同且该晶粒可透过导电孔与另一半导体装置电性连接。

本发明另一实施例提供一种制造一半导体装置的方法，该方法包含提供一半导体元件，其中，半导体元件具有一第一表面、与第一表面相对的一第二表面，以及形成一导电孔于半导体元件中以供晶粒与另一半导体装置电性连接。该半导体元件包含一晶粒、设置于第一表面上的一第一线路层、以及设置于第二表面上的一第二线路层，该导电孔自该第二表面延伸且电连接该第一线路层与该第二线路层，其中，该导电孔两端之孔径尺寸不同。

上文已相当广泛地概述本揭露内容之技术特征及优点，俾使下文之本揭露详细描述得以获得较佳了解。构成本揭露内容之申请专利范围标的之其它技术特征及优点将描述于下文。本揭露内容所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示之概念与特定实施例可作为修改或设计其它结构或制程而实现与本揭露内容相同之目的。本揭露内容所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附之申请专利范围所界定之本揭露内容的精神和范围。

附图说明

图1依据本发明实施例显示一半导体封装结构；

图2依据本发明另一实施例显示一半导体封装结构；

图3依据本发明另一实施例显示一半导体封装结构；

图4依据本发明一实施例显示扇出型的一半导体封装结构；

图5依据本发明一实施例显示扇出型的一半导体封装结构；

图6依据本发明一实施例显示扇出型的一半导体封装结构；

图7依据本发明一实施例显示具有干膜的一半导体封装结构；

图8依据本发明另一实施例显示具有干膜的一扇出型半导体封装结构；

图9依据本发明之实施例显示一半导体封装堆迭结构；以及

图10依据本发明之实施例显示一扇出型半导体封装堆迭结构。

【主要元件符号说明】

10      半导体装置

10A     半导体装置

10B     半导体装置

11      晶粒

111     第一表面

112     第二表面

114     第一线路层

115     第二线路层

116     外接端子

131     导电孔

131A    锥体部

131B    圆筒部

20      半导体装置

20A     半导体装置

20B     半导体装置

21      封胶体

30A     半导体装置

30B     半导体装置