[发明专利]一种高性能低漏功耗主从型D触发器

权利要求书

1.一种高性能低漏功耗主从型D触发器，其特征在于包括时钟信号反相器电路、主锁存器电路、从锁存器电路、NMOS管功控开关、PMOS管功控开关和保持反相器（data-path inverters），所述的时钟信号反相器电路与所述的主锁存器电路相连，所述的时钟信号反相器电路与所述的从锁存器电路相连，所述的主锁存器电路与所述的从锁存器电路相连，所述的从锁存器电路与所述的保持反相器相连，所述的保持反相器与所述的PMOS管功控开关相连，所述的时钟信号反相器电路、所述的主锁存器电路和所述的从锁存器电路均与所述的NMOS管功控开关相连。

2.根据权利要求1所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的时钟信号反相器电路包括用于对输入的时钟信号进行反相的第一反相器和第二反相器，所述的第一反相器的输出端与所述的第二反相器的输入端相连，时钟信号从所述的第一反相器的输入端输入。

3.根据权利要求2所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的主锁存器电路包括第一传输门、第二传输门、第三反相器和第四反相器，所述的第一传输门的输出端与所述的第四反相器的输入端相连，所述的第一传输门的同相控制端与所述的第一反相器的输出端相连，所述的第一传输门的反相控制端与所述的第二传输门的同相控制端相连，所述的第二传输门的同相控制端与所述的第二反相器的输出端相连，所述的第二传输门的反相控制端与所述的第一反相器的输出端相连，所述的第四反相器的输入端与所述的第二传输门的输出端相连，所述的第四反相器的输出端与所述的第三反相器的输入端相连，所述的第三反相器的输出端与所述的第二传输门的输入端相连。

4.根据权利要求3所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的从锁存器电路包括第三传输门、第六反相器、第七反相器和第四传输门，所述的第三传输门的输入端与所述的第四反相器的输出端相连，所述的第三传输门的同相控制端与所述的第二反相器的输出端相连，所述的第三传输门的反相控制端与所述的第一反相器的输出端相连，所述的第三传输门的输出端与所述的第六反相器的输入端相连，所述的第六反相器的输出端与所述的第七反相器的输入端相连，所述的第七反相器的输出端与所述的第四传输门的输入端相连，所述的第四传输门的同相控制端与所述的第一反相器的输出端相连，所述的第四传输门的反相控制端与所述的第二反相器的输出端相连，所述的第四传输门的输出端与所述的第六反相器的输入端相连。

5.根据权利要求4所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的NMOS管功控开关为第一NMOS管，所述的第一NMOS管的衬底端和源极接地，所述的第一NMOS管的栅极与用于输入休眠控制信号的休眠信号控制端相连。

6.根据权利要求5所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第七反相器中的NMOS管的衬底端和源极均与所述的第一NMOS管的漏极相连，所述的第一传输门、所述的第二传输门、所述的第三传输门和所述的第四传输门中的NMOS管的衬底端均与所述的第一NMOS管的漏极相连。

7.根据权利要求6所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的PMOS管功控开关为第一PMOS管，所述的第一PMOS管的栅极与所述的休眠信号控制端相连，所述的第一PMOS管的衬底端和源极均与电源相连。

8.根据权利要求7所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的保持反相器的输入端与所述的第六反相器的输出端相连，所述的保持反相器的输出端与所述的第六反相器的输入端相连，所述的保持反相器中的PMOS管的源极与所述的第一PMOS管的漏极相连。

9.根据权利要求8所述的一种高性能低漏功耗主从型D触发器，其特征在于所述的第一NMOS管为高阈值NMOS管，所述的第一PMOS管为高阈值PMOS管，所述的保持反相器中的MOS管为高阈值MOS管。