[发明专利]一种高性能低漏功耗主从型D触发器

说明书

技术领域

本发明涉及一种D触发器，尤其是一种高性能低漏功耗主从型D触发器。

背景技术

随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的功耗问题也越来越突出，功耗已成为集成电路设计中除速度和面积之外的另一个重要约束问题，因此集成电路的低功耗设计技术成为当前集成电路设计领域中一个重要的研究热点。CMOS数字集成电路的功耗主要由动态功耗、短路功耗和漏电流功耗构成。在0.13μm以上的CMOS工艺中，动态功耗占集成电路总功耗的绝大部分。随着CMOS工艺的进一步发展，工艺尺寸进入纳米数量级，漏电流功耗（漏功耗）在集成电路总功耗中的比重逐步增加。研究表明在90nm工艺下，漏功耗已占到整个电路总功耗的约三分之一（见文献S.G.Narendra and A.Chandrakasan，“Leakage in nanometer CMOS technologies”，Springer，2006.）。

在纳米级的CMOS集成电路工艺下，MOS器件主要存在三种漏电流：亚阈值漏电流、栅极漏电流和漏源-衬底反偏结电流，其中亚阈值漏电流和栅极漏电流功耗占泄漏功耗中的绝大部分（见文献F.Fallah，M.Pedram，“Standby and active leakage current control and minimization in CMOS VLSI circuits”，IEICE trans.on Electronics，Vol.E88-C(4)，pp.509-519，2005.）。

触发器电路单元在数字集成电路中有广泛的应用。图1为D触发器电路单元示意图。图2为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器（ST-TG FF）电路单元基本电路结构，这种电路的特点是电路结构比较简单，其缺点在于没有考虑漏功耗抑制问题，因此在纳米CMOS工艺下其漏功耗较大。

S.Mutoh提出了一种采用多阈值技术的D触发器电路Mutoh-FF（见文献S.Mutoh，T.Douseki，Y.Matsuya，T.Aoki，S.Shigematsu，and J.Yamada，1-V power supply high-speed digital circuit technology with multithreshold-voltage CMOS.IEEE Journal of Solid-State Circuits Vol.30(8)，August1995.）。如图3所示，该技术的特点在于对关键路径采用高速低阈值晶体管，同时采用低漏电流的高阈值晶体管作为功控开关，在触发器空闲期间关断关键路径单元的电源，从而减小触发器的亚阈值漏功耗。但是这种电路的缺点是功控开关仅仅关断关键路径单元，其他单元如时钟反相器等依然处于活动状态，对漏功耗的减小有限；引入功控开关不仅增大了动态功耗，减慢了工作速度，同时由于多个功控开关的设置导致触发器的面积较大，提高了制造成本。

在Mutoh-FF电路的基础上，S.Shigematsu等提出了一种具有数据保持功能的多阈值D触发器电路Balloon-FF（见文献S.Shigematsu，S.Mutoh，Y.Matsuya，Y.Tanabe，and J.Yamada，“A1-V High-Speed MTCMOS circuit scheme for power down application circuits，”IEEE Journal of Solid-State Circuits，Vol.32(6)，June1997.）。如图4所示，该电路的优点在于引用一个功控开关来减小触发器休眠期间的漏功耗，同时利用连接在从锁存器的存储单元保存触发器关断期间的数据，解决了功控开关关闭导致输出接点浮空的问题。但是该电路存在的缺点是时钟反相器仍处于活动状态，而且进入休眠和激活状态需要额外的控制信号，导致操作时序复杂；存储单元一直处于活动状态，增大了触发器的动态功耗，而且使用较多的晶体管增大了触发器的硅片面积，从而提高了制造成本。

发明内容

本发明所要解决的技术问题是提供一种操作时序简单的高性能低漏功耗主从型D触发器，能够实现较低的动态功耗和漏功耗。