[发明专利]惯性传感器、惯性传感器的制造方法以及电子设备

说明书

技术领域

本发明涉及一种半导体元件、半导体元件的制造方法以及电子设备，特别涉及一种降低寄生电容的技术。

背景技术

近年来，如下的技术受到关注，即，使用MEMS(Micro Electro Mechanical System：微电子机械系统)技术，而在底基板上形成小型且高灵敏度的半导体元件，且随着半导体元件的形成，而在底基板上形成与半导体元件连接的布线的技术。

作为这样的半导体元件的制造方法，例如，以阳极接合的方式而将成为半导体元件的材料的硅基板接合在由玻璃等形成的底基板上。然后，通过以留下硅基板中的形成半导体元件的结构要素的区域、以及形成与该结构要素连接的半导体布线的区域的方式，对硅基板进行蚀刻，而模切出结构要素以及半导体布线，从而得到半导体元件。

另外，作为其他制造方法，在非专利文献1中，作为半导体元件的底基板而使用SOI(Silicon on Insulator：绝缘体上硅结构)基板。此外，公开了在SOI基板上配置有结构要素的半导体元件中，将以多晶硅为材料并用于与结构要素连接的布线埋入SOI基板中，从而使该布线与连接端的结构要素相连接的结构。在非专利文献1的SOI基板中，于与埋入有布线的位置相比靠下层的位置处具有SiO₂层。

但是，在上述任何一种方法中，均是接近于SiO₂的玻璃基板、或SiO₂层而配置布线。由于SiO₂介电常数较高，因此当将布线接近SiO₂而配置时，将容易在布线之间产生寄生电容(杂散电容)。因此，无论采用哪种方法，均有可能因布线间的寄生电容而对半导体元件的电特性造成不良影响。

非专利文献1：电装技术评审(デンソーテクニカルレビュー)(Vol.5No.12000 p39-p44)

发明内容

因此，本发明着眼于上述技术问题，其目的在于，提供一种降低了寄生电容的半导体元件、半导体元件的制造方法以及电子设备。

本发明为用于解决上述课题的至少一部分而完成的发明，并能够作为以下的应用例而实现。

应用例1

一种半导体元件，其特征在于，包括：底基板；第一半导体布线和第二半导体布线，其以在所述底基板上相互并列的方式而配置；所述底基板在所述第一半导体布线与所述第二半导体布线之间，具备沿着所述第一半导体布线和第二半导体布线的延伸方向的开口部。

根据上述结构，在从半导体布线被放出的电力线所通过的底基板内的区域上形成有开口部。因此，能够降低底基板中的电力线所通过的部分的介电常数，从而形成降低了半导体布线间的寄生电容的半导体元件。

应用例2

如应用例1所述的半导体元件，其特征在于，在将所述开口部的深度设定为D，并将所述第一半导体布线的宽度的中央部与所述第二半导体布线的宽度的中央部之间的宽度设定为W时，满足D≥2W的关系。

根据上述结构，能够更加有效地降低半导体布线间的寄生电容。

应用例3

如应用例1所述的半导体元件，其特征在于，所述底基板的材料为玻璃，所述第一半导体布线和所述第二半导体布线的材料为硅。

根据上述结构，能够通过简易的结构来形成半导体元件。

应用例4

如应用例1所述的半导体元件，其特征在于，所述开口部有底。

根据上述结构，当将覆盖半导体布线的盖接合在底基板上时，将能够对半导体布线进行气密封闭，从而能够防止半导体布线的污染。

应用例5

一种电子设备，其特征在于，装载有应用例1所述的半导体元件。

根据与应用例1相同的理由，形成降低了半导体布线间的寄生电容的电子设备。

应用例6

一种半导体元件的制造方法，其特征在于，在绝缘基板上并排配置第一半导体布线和第二半导体布线，将所述第一半导体布线以及所述第二半导体布线用作掩膜图案而对所述绝缘基板进行蚀刻，从而在所述第一半导体布线与所述第二半导体布线之间，形成沿着所述第一半导体布线和所述第二半导体布线的延伸方向而延伸开口部。

根据上述方法，不会产生如下的对准误差，即，有可能于在底基板上预先形成了开口部之后将半导体布线配置在底基板上的情况下产生的对准误差，从而能够制造出可靠地将开口部配置在半导体布线之间的半导体元件。

附图说明

图1为本实施方式的半导体元件的剖视图。