[发明专利]基于激活概率分析的抗硬件木马电路设计方法

权利要求书

1.一种基于激活概率分析的抗硬件木马设计方法，包括了概率模糊单元的电路设计和相应的插入算法，其特征是：所述的插入算法会对原始电路进行节点激活概率分析，并筛选出合适的节点，插入概率模糊单元电路；每个插入的概率模糊单元电路都包括一个寄存器，其取值将决定电路是工作在正常状态还是一种“模糊化”的非正常工作状态；所有概率模糊单元电路中的寄存器将连在一条链上，电路开启正常工作前通过移位扫描的方式向每一个概率模糊单元的寄存器存入正确的数值，当电路进入正常工作状态后，寄存器的值会得到保持；每一个寄存器的取值都是一个密码，其数值取决于概率模糊单元选择的电路结构；所有概率模糊单元的不同结构和连接顺序决定了一组唯一的由0和1组成的密码Key，密码的长度与插入的概率模糊单元的个数一致。

2.根据权利要求1所述的方法，其中所述插入算法的特征为：第一步，向原始电路输入端加上随机测试激励，统计电路内部节点激活概率；第二步，设定电路概率阈值P_TH；第三步，将电路节点按激活概率大小进行排序，概率值低于P_TH的存入列表List_LowTran中；第四步，选取List_LowTran中概率最低的节点；第五步，追踪输出到该节点的逻辑门，在门输入节点上插入“异或型”或“同或型”概率模糊单元电路；第六步，更新电路网表，重新统计电路内部节点激活概率，更新列表List_LowTran；第七步，如果List_LowTran中节点数目为零，则生成最终的电路网表及对应的密码KEY，否则重复第四步。

3.根据权利要求1所述的方法，其中概率模糊单元分为异或型与同或型，其特征是：所述异或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入异或门(XOR)；所述同或型概率模糊单元包括一个二输入多路选择器(MUX)、一个寄存器(DFF)、一个二输入同或门(XNOR)。

4.根据权利要求3所述的方法，其异或型概率模糊单元的特征是：二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入异或门(XOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，异或门(XOR)的输出代替原电路节点接至电路的其它部分。

5.根据权利要求3所述的方法，其同或型概率模糊单元的特征是：二输入多路选择器(MUX)的两个数据输入端一个接寄存器(DFF)的数据输出端，另一个外接作为整个单元的数据输入端，选择信号输入端外接至扫描使能信号SCAN_EN，数据输出端接寄存器(DFF)的数据输入端；二输入同或门(XNOR)的两个输入一个接寄存器(DFF)的数据输出端，另一个接至电路内部节点，同或门(XNOR)的输出代替原电路节点接至电路的其它部分。