[发明专利]基于激活概率分析的抗硬件木马电路设计方法

说明书

技术领域

本发明涉及集成电路的可测试性设计领域，特别涉及一种基于激活概率分析的抗硬件木马电路设计方法。

背景技术

在信息技术时代，软件安全问题已受到高度重视，然而软件赖以应用的基础——硬件，其存在的安全威胁却往往被低估。2005年，在美国国防科学委员会的一份报告中，首先提出由于集成电路的设计与生产过程分离，导致集成电路供应中会存在可信问题[1]。集成电路的设计与生产过程分离，是指集成电路设计厂商采用代工的方式进行电路生产[2]。随着近年来集成电路行业全球化发展的趋势，一个电路芯片往往需要在几个不同国家之间流转，这样在第三方制造过程中就可能人为植入带有恶意目的的硬件电路，通常称为硬件木马(Hardware Trojan)，也有称为后门电路(backdoor)。

集成电路产品在设计和制造完成后会进行电路测试，以检查可能出现的功能故障以及制造缺陷。但这种常规测试却很难检测出硬件木马，原因在于木马电路的设计具有很强的隐蔽性，下面将通过木马电路的结构分析这一点。

硬件木马由两部分电路组成。判断木马激活条件的部分叫触发电路(Trigger)，对电路产生实际功能影响的部分叫攻击电路(Payload)。触发电路的输入是电路内部的节点，为了避开常规的功能测试，恶意方会对电路内部节点做大规模随机输入下的概率统计，往往只有信号跳变概率很低的节点才会作为触发电路的输入。触发电路的结构可以是组合逻辑，比如多输入的比较器电路，如图5所示。A和B是恶意方选择的为1概率较高的节点，只有当A、B同时为0时，或非门的输出才为1，经过异或门后，节点C的输出将变为相反的值。比较器木马电路的输入节点越多，触发木马的概率就越低；触发电路也可以是时序逻辑，比如计数器电路，如图6所示。木马电路的输入会选择电路内部为0概率较高的节点，这样木马会在电路工作很长时间后才被触发。

传统的基于旁路参数的硬件木马测试方法的思路是：电路在植入硬件木马后，电路结构发生了变化，当潜藏的木马电路被激活时，待测电路的瞬态功耗会大于相同测试激励下的原始电路(Golden Chip)。但由于木马电路的输入节点在电路中激活概率很低，如果木马电路不能在测试阶段被完全激活，对电路功耗的产生的影响会很小。因此文献[3]的作者设计了一种虚拟寄存器(Dummy Flip-flop)电路，插入电路中激活概率较低的节点。当电路进行测试时，这些虚拟寄存器(Dummy Flip-flop)电路会平衡电路内部节点的激活概率，缩短木马电路的激活时间。这种方法有两个局限。第一，电路的功耗受工艺波动影响很大，如果硬件木马电路尺寸较小，则此方法效果有限；第二，这个方法中设计的虚拟寄存器(Dummy Flip-flop)电路只能工作在测试阶段，并没有从设计阶段增强对硬件木马的抗攻击能力，恶意方仍然可以在电路制造前通过分析电路网表找到激活概率较低的节点，植入硬件木马。

文献[4]提出了一种抗硬件木马电路设计方法，这种方法采用了模糊化的设计思想，具体思路是：在原始电路中每一个寄存器的输出Q与非Q端插入多路选通器MUX，MUX的输入由一个译码器提供。电路开启工作时由用户对译码器输入一组密码KEY，使电路进入正常工作状态，当译码器的输入不正确时，电路会进入模糊化状态(非正常工作状态)。对于没有密码KEY使用授权的恶意方，只能基于模糊化的电路植入硬件木马，使测试阶段成功检测木马的概率大幅增加。这种基于模糊化的设计思路是很好的，但缺点是硬件开销太大。因为每一个寄存器的输出都要插入额外的电路，当电路规模较大时，硬件开销会使这种方法的实用性大打折扣。

上面提到的参考文献如下：

[1]http：//www.acq.osd.mil/dsb/reports/2005-020HPMS_Report_Final.pdf

[2]“Global billings report history(3-month moving average)1976-March 2009”，Semiconductor Industry Association(SIA)，2008