[发明专利]用于产生延迟列选择信号的存储装置和信号延迟电路

说明书

技术领域

本发明是有关于一种存储装置，且特别是有关于一种用于产生延迟列选择信号(delayed column select signal)的存储装置和信号延迟电路。

背景技术

对于在现有技术中的存储装置(memory apparatus)，当存储装置执行写入操作时，在存储装置必须提供列选择信号(column select signal)给感测放大器(sense amplifier)。列选择信号是用来导通开关对(switch pair)以传送数据和反相数据至感测放大器。重要的是，列选择信号必须有一适当的脉冲宽度，以保证正确的数据传送到感测放大器。

请参阅图1A，图1A是在现有技术中的信号延迟电路100的电路图。信号延迟电路100包括反相器IV1、反相器IV2和电容器C1。反相器IV1具有用于接收一列选择信号(column select signal)CS的输入端，以及输出端以耦接到电容器C1和反相器IV2的输入端。电容器C1耦接于反相器IV1的输出端和参考电压GND之间。反相器IV1的输出产生一延迟列选择信号(delayed column select signal)CSd。

请参阅图1B和图1A，其中图1B是现有技术中的存储装置10。存储装置10中包括的信号延迟电路100、感测放大器11、开关SW1、开关SW2、数据输入驱动器(data-in driver)DINV1和数据输入驱动器DINV2。这里有一个问题，当预定写入数据具有与感测放大器11相反的极性，数据“0”的极性与数据“1”的极性相反，或反之亦然在存储装置10中拟被写入到一个存储单元(memory cell)，并在感测放大器11中耦接至信号延迟电路100的P型晶体管MP(MOS晶体管)为较强(较快)的元件，而在数据输入驱动器DINV1、DINV2及开关SW1、SW2中的N型晶体管(MOS晶体管)为较弱(较慢)的元件。较弱驱动器(在数据输入驱动器DINV1、DINV2中的N型晶体管)和开关SW1、SW2(它们是N型)必须与较强元件(在感测放大器11中的P型晶体管的MP)对抗，以将耦接至感测放大器的数据线拉低至相反的数位数据。因此，在这种情况下，延迟列选择信号CSd需要具有较长的脉冲宽度。然而，在现有技术中，延迟列选择信号CSd的脉冲宽度不能根据程序的变化而被最佳化，如此一来，存储装置的效率相应减少。

发明内容

本发明提供一种用于产生延迟列选择信号的存储装置和信号延迟电路。

本发明提供一种信号延迟电路，用于根据其程序变化产生具有脉冲宽度变化的延迟输出信号。

本发明提供了一种具有信号延迟电路的存储装置，以用于接收一列选择信号，并提供延迟列选择信号。其中，延迟列选择信号的脉冲宽度是根据其程序变化而变化。

本发明所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器用于接收输入信号且输出反相输入信号至第一反相器。电容器耦接第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端而第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。

本发明所揭露的存储装置包括感测放大器、数据路径开关和信号延迟电路。数据路径开关耦接至感测放大器，且数据路径开关用于接收一延迟列选择信号。数据路径开关根据延迟列选择信号发送数据信号和反相数据信号至感测放大器。信号延迟电路耦接至数据路径开关，且用于接收列选择信号，并通过延迟列选择信号产生所述延迟列选择信号。本发明所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器接收输入信号和输出信号至第一反相器。电容器耦接至第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端且第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。