[发明专利]等离子体损伤检测结构及其检测方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种等离子体损伤检测结构及其检测方法。

背景技术

等离子体处理被广泛的应用在半导体制作工艺的各个步骤中，比如：反应离子刻蚀（RIE）、等离子体增强型化学气相沉积和例子注入等，其中，反应离子刻蚀是将刻蚀气体通入刻蚀腔，刻蚀气体在射频源的解离下形成等离子体，等离子体在加速电场的作用下，对待处理材料进行物理轰击和化学刻蚀。射频解离后的等离子体是由自由电子和带电离子为主要成分组成的电浆体，其中必然存在等离子体电荷，因此在采用等离子体对某一材料进行处理时，会有部分等离子体电荷吸附在该材料上，当聚集的等离子体电荷越来越多时，会形成等离子电流，这一现象称之为等离子引入损伤（Plasma Induced Damage，PID），等离子引入损伤（PID）严重的影响了半导体器件的稳定性和可靠性。

金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。以NMOS晶体管为例，NMOS晶体管包括位于半导体衬底上的栅极结构和位于栅极结构两侧的半导体衬底内的源/漏区，栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅电极。

栅介质层作为NMOS晶体管的不可或缺的组成结构之一，其通常是先采用热氧化工艺在半导体衬底上形成一层氧化层，然后通过等离子体刻蚀工艺刻蚀氧化层形成栅介质层。由于氧化层对外部的损伤高度敏感，当采用等离子体刻蚀工艺刻蚀氧化层时，会有部分等离子体电荷引入到氧化层中，形成等离子体电流。并且，在等离子体刻蚀多晶硅形成栅极时，多晶硅中也会累积等离子体电荷作用，当累积的正电势足够高时，使得等离子体电流通过栅介质层，使得栅介质层击穿，降低了NMOS晶体管的可靠性。

为了监控半导体芯片制造过称中的等离子体损伤（PID），现有通常在制作半导体芯片时同时制作等离子体损伤检测装置，请参考图1，图1为现有等离子体损伤检测装置的结构示意图，所述等离子体损伤检测装置包括：NMOS晶体管11和与NMOS晶体管11的栅极相连的天线12，所述天线12用于引入等离子体电荷。上述等离子体损伤检测装置的具体行程过程为：提供半导体衬底，在半导体衬底上形成NMOS晶体管，所述MMOS晶体管包括位于半导体衬底上的栅极结构和位于栅极结构两侧的半导体衬底内的源/漏区，所述栅极结构包括栅介质层、位于栅介质层上的栅电极以及位于栅电极和栅介质层侧壁的侧墙；形成覆盖所述半导体衬底和NMOS晶体管的介质层；刻蚀所述介质层，在介质层中形成开口，所述开口暴露NMOS晶体管的栅极的顶部表面；在开口中填充金属，形成导电插塞；在介质层上形成天线，所述天线通过导电插塞与栅极相连。

在形成上述损伤检测装置后，通常会测试上述NMOS晶体管（损伤晶体管）的阈值电压，然后测量半导体衬底上没有连接天线的NMOS晶体管（对比晶体管）的阈值电压，将两个阈值电压进行比较，从而判断等离子体损伤对NMOS晶体管的影响。

上述等离子体损伤的监测方法较为复杂，不利于半导体制造过程中的在线检测。

发明内容

本发明解决的问题是实现等离子体损伤的在线检测。

为解决上述问题，本发明技术方案提供了一种等离子体损伤检测结构，包括：第一参考NMOS晶体管；第一阈值电压检测单元，用于检测第一参考NMOS晶体管的阈值电压，并输出检测的第一参考NMOS晶体管的阈值电压；第一测试NMOS晶体管；天线，所述天线与第一测试NMOS晶体管电连接，用于引入等离子体电荷以损伤第一测试NMOS晶体管的栅介质层；第二阈值电压检测单元，用于检测第一测试NMOS晶体管的阈值电压，并输出检测的第一测试NMOS晶体管的阈值电压；比较单元，用于比较第一参考NMOS晶体管的阈值电压和第一测试NMOS晶体管的阈值电压的大小，获得两者的差值。