[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种堆栈多个半导体组件的半导体封装件。

背景技术

由于电子产品的微小化以及高运作速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件结构以多芯片模块化(Multichip Module)乃成一趋势，以由此将两个或两个以上的半导体芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。也就是，多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运作速度的限制最小化。此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。

常见的多芯片封装结构为采用并排式(side－by－side)多芯片封装结构，其通过将两个以上的芯片彼此并排地安装于一共同基板的主要安装面。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装件尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。

为解决上述现有问题，近年来是使用垂直式的堆栈方法以增加芯片的数量，且其堆栈的方式是依芯片的设计与打线工艺而各有不同。例如：记忆卡的电子装置中所设的闪存芯片(flash memory chip)，该芯片的焊垫集中于一边，所以其堆栈方式为阶梯状结构，以便于打线且可减少置放内存芯片的面积。

图1A为现有记忆卡的多芯片堆栈的半导体封装件1，其于一封装基板10上堆栈多个内存芯片14，且于不妨碍打线作业的原则下，该些内存芯片14彼此以阶梯状结构堆栈，再于该内存芯片14上设置一控制芯片(controller)12，并通过多个焊线120,140使该些内存芯片14及该控制芯片12电性连接该封装基板10。

图1B为现有另一种多芯片堆栈的半导体封装件1’，其包括：一封装基板10、以结合层11设于该封装基板10上的控制芯片12、形成于该封装基板10上以包覆该控制芯片12的包覆层13、彼此以结合层14a呈现阶梯状结构的堆栈方式而位于该包覆层13上的多个内存芯片14、以及形成于该封装基板10上的封装胶体15。

然而，上述两种现有半导体封装件1,1’中，当内存芯片14的层数增加时，该半导体封装件1,1’的高度也随之增加，因而难以符合薄化的需求。若要维持较薄的半导体封装件1,1’的体积，则需利用如研磨的薄化方式使该些内存芯片14变薄，却因此增加制作成本，致使不符合经济效益。

因此，如何克服现有半导体封装件的种种问题，实为一重要课题。

发明内容

为克服现有技术的问题，本发明的主要目的在于提出一种半导体封装件，无需研磨半导体组件，即可降低该半导体封装件的高度。

本实用新型的半导体封装件包括：基板，其具有开口；第一半导体组件，其置放于该开口中；包覆层，其形成于该开口中以包覆该第一半导体组件；以及至少一第二半导体组件，其设于该包覆层上。

本发明还提出一种半导体封装件的制法，其包括：提供一具有开口的基板；置放第一半导体组件于该开口中；以及形成包覆层于该开口中以包覆该第一半导体组件，且结合至少一第二半导体组件于该包覆层上。

前述的制法中，形成该包覆层的工艺包括：形成该包覆层于该第二半导体组件上；以及该第二半导体组件以该包覆层压合于该第一半导体组件上，使该包覆层包覆该第一半导体组件。

前述的半导体封装件及其制法中，该开口贯穿该基板。因此，前述的制法中，还包括形成承载件于该开口的一侧，以令该承载件承载该开口中的第一半导体组件，且于形成该包覆层之后，还包括移除该承载件。

前述的半导体封装件及其制法中，该开口呈阶梯状。

前述的半导体封装件及其制法中，该第一半导体组件为控制芯片，且该第一半导体组件电性连接该基板，例如，电性连接至该基板的开口中的表面。

前述的半导体封装件及其制法中，该第二半导体组件为内存芯片，且该第二半导体组件电性连接该基板。

前述的半导体封装件及其制法中，该第二半导体组件的宽度大于该开口的宽度，且该第二半导体组件设于该基板的具有该开口的表面的上方。

前述的半导体封装件及其制法中，当该第二半导体组件为多个时，该些第二半导体组件彼此以阶梯状结构堆栈。

另外，前述的半导体封装件及其制法中，还包括封装胶体，其形成于该基板上，以包覆该第二半导体组件与该包覆层。