[发明专利]输入缓冲电路无效
| 申请号： | 201310127261.5 | 申请日： | 2013-04-12 |
| 公开（公告）号： | CN103795398A | 公开（公告）日： | 2014-05-14 |
| 发明（设计）人： | 金东奂;方诚晚 | 申请（专利权）人： | 三星电机株式会社 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175 |
| 代理公司： | 北京康信知识产权代理有限责任公司 11240 | 代理人： | 余刚;吴孟秋 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | |||
| 搜索关键词： | 输入 缓冲 电路 | ||
1.一种输入缓冲电路，包括：
第一运算单元，对输入信号和第一信号执行NOR运算；
第二运算单元，对所述输入信号和第二信号执行NAND运算；以及
反相单元，使所述第一运算单元和所述第二运算单元的输出反相以分别生成所述第二信号和所述第一信号，
所述第一运算单元和所述第二运算单元的确定所述输入信号为高电平或低电平的参考电平被设置为不同。
2.根据权利要求1所述的输入缓冲电路，其中，
所述第一运算单元的参考电平高于所述第二运算单元的参考电平。
3.根据权利要求1所述的输入缓冲电路，其中，
所述第一运算单元包括接收所述输入信号和所述第一信号的双输入NOR门。
4.根据权利要求1所述的输入缓冲电路，其中，
所述第二运算单元包括接收所述输入信号和所述第二信号的双输入NAND门。
5.根据权利要求1所述的输入缓冲电路，其中，所述反相单元包括：
第一反相器，使所述第一运算单元的输出反相以生成所述第二信号；以及
第二反相器，使所述第二运算单元的输出反相以生成所述第一信号。
6.一种输入缓冲电路，包括：
双输入NOR门，包括分别被施加有输入信号的第一p型金属氧化物半导体（PMOS）晶体管和第一n型MOS（NMOS）晶体管以及分别被施加有第一信号的第二PMOS晶体管和第二NMOS晶体管；
第一反相器，使所述双输入NOR门的输出信号反相以生成第二信号；
双输入NAND门，包括分别被施加有所述输入信号的第三PMOS晶体管和第三NMOS晶体管以及分别被施加有所述第二信号的第四PMOS晶体管和第四NMOS晶体管；以及
第二反相器，将所述双输入NAND门的输出信号反相以生成所述第一信号，
所述双输入NOR门和所述双输入NAND门的确定所述输入信号为高电平或低电平的参考电平被设置为不同。
7.根据权利要求6所述的输入缓冲电路，其中，
所述双输入NOR门的参考电平高于所述双输入NAND门的参考电平。
8.根据权利要求6所述的输入缓冲电路，其中，
所述双输入NOR门的参考电平由所述第一PMOS晶体管和所述第一NMOS晶体管的宽度与长度的比来确定，并且
所述双输入NAND门的参考电平由所述第三PMOS晶体管和所述第三NMOS晶体管的宽度与长度的比来确定。
9.根据权利要求8所述的输入缓冲电路，其中，
所述第一PMOS晶体管的宽度与长度的比大于所述第一NMOS晶体管的宽度与长度的比。
10.根据权利要求8所述的输入缓冲电路，其中，
所述第三PMOS晶体管的宽度与长度的比小于所述第三NMOS晶体管的宽度与长度的比。
11.一种输入缓冲电路，包括：
双输入NOR门，包括分别被施加有输入信号的第一PMOS晶体管阵列和第一NMOS晶体管以及分别被施加有第一信号的第二PMOS晶体管和第二NMOS晶体管；
第一反相器，使所述双输入NOR门的输出信号反相以生成第二信号；
双输入NAND门，包括分别被施加有所述输入信号的第三PMOS晶体管和第三NMOS晶体管阵列以及分别被施加有所述第二信号的第四PMOS晶体管和第四NMOS晶体管；以及
第二反相器，使所述双输入NAND门的输出信号反相以生成所述第一信号，所述
所述双输入NOR门和所述双输入NAND门的确定所述输入信号为高电平或低电平的参考电平被设置为不同。
12.根据权利要求11所述的输入缓冲电路，其中
所述双输入NOR门的参考电平高于所述双输入NAND门的参考电平。
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