[发明专利]一种实现数据高速分发的装置

说明书

技术领域

本发明涉及一种可编程的逻辑器件，尤其涉及一种实现数据高速分发的装置。

背景技术

随着半导体工艺技术的发展，越来越多的运算和存储模块被集成在同一个芯片内，使得FPGA芯片（Field Programmable Gate Array，现场可编程门阵列）的应用也越来越广。FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，经过几十年的发展，其功能日渐强大。

在FPGA的设计中，通常采用星形拓扑结构来实现数据的高速分发。现有技术中是利用FIFO模块（First Input First Output，先入先出）来实现的。其实现方法主要有两种：一是利用FPGA芯片的RAM（Random Access Memory，随机存储器）资源来实现，RAM资源是芯片内部读写速度最快的资源，极其珍贵，大批量的消耗势必会影响整个芯片的处理速率。另一种方法是利用寄存器来实现，这种方法虽然节省了分布RAM资源，但是增加了另一个珍贵资源LUT（Look-Up Table，查找表）的消耗，并且要求所使用的寄存器在地域上集中在一起，这样不利于整个系统的布局布线。现有技术中的两种方法都有共同的缺陷，当数据位宽增加时，消耗的各种资源都是成比例增加的；硬件实现上也都要求地域固定，也就是说，总线设计时会消耗比较多的长线资源，这就会对系统的布局布线造成很大的压力。

发明内容

有鉴于此，本发明提供一种实现数据高速分发的装置，以解决上述现有技术的不足。

具体地，所述装置应用在FPGA芯片内部，该装置包括：上游业务模块，第一寄存器、下游业务模块以及数据缓冲模块，其中，上游业务模块通过第一寄存器连接数据缓冲模块的一端，下游业务模块连接数据缓冲模块的另一端，

所述数据缓冲模块包括第二寄存器、第三寄存器、输入控制单元和输出控制单元，其中

输入控制单元用于定期判断第二寄存器是否可用，如果是，则将第一寄存器中的上游业务模块发送的数据传送到第二寄存器中，

输出控制单元用于判断第三寄存器是否为空，如果第三寄存器为空，则输出无效信号，如果第三寄存器非空，则输出有效信号，

其中所述无效信号表示下游业务模块不能从第三寄存器中读取数据，所述有效信号表示下游业务模块可以从第三寄存器中读取数据，

输出控制单元进一步用于在第三寄存器为空的时候将第二寄存器中的所述数据传送到第三寄存器中。

由以上技术方案可见，本发明通过设置数据缓冲模块，方便整个系统的布局布线，提高了芯片的资源利用率。

附图说明

图1是本发明一种实施方式的逻辑结构图；

图2是本发明一种实施方式的数据缓冲模块逻辑结构图；

图3是现有设计思路数据缓冲模块的时序仿真图；

图4是本发明一种实施方式数据缓冲模块的时序仿真图；

图5是本发明一种实施方式数据缓冲模块的物理架构图。

具体实施方式

针对现有技术中FPGA设计利用FIFO模块实现星形拓扑分发数据所存在的消耗资源多且布局布线压力大等问题，本发明提供了一种实现数据高速分发的装置，应用在FPGA芯片内部。

请参考图1和图2，该装置包括上游业务模块，第一寄存器、下游业务模块以及数据缓冲模块。上游业务模块通过第一寄存器连接数据缓冲模块的一端，下游业务模块连接数据缓冲模块的另一端。具体地，所述数据缓冲模块包括第二寄存器、第三寄存器、输入控制单元以及输出控制单元。在传送数据时，该装置执行如下处理流程：

步骤101，上游业务模块将数据传送到第一寄存器中暂存。

步骤102，数据缓冲模块中的输入控制单元定期判断第二寄存器是否可用，如果是，将第一寄存器中的上游业务模块发送的数据传送到第二寄存器中。

步骤103，输出控制单元判断第三寄存器是否为空，如果是，则将第二寄存器中的所述数据传送到第三寄存器中暂存。

步骤104，输出控制单元进一步判断第三寄存器是否为空，如果第三寄存器为空，则输出无效信号，如果第三寄存器非空，则输出有效信号。其中所述无效信号表示下游业务模块不能从第三寄存器中读取数据，有效信号表示下游业务模块可以从第三寄存器中读取数据。

步骤105，下游业务模块在输出控制单元输出有效信号的时候读取第三寄存器中的所述数据。