[发明专利]时钟产生装置及其方法

权利要求书

1.一种时钟产生装置，包含有：

一第一延迟单元，接收一输入时钟，延迟所述输入时钟一预设时间，产生一输入延迟时钟；

一除频单元，接收所述输入延迟时钟，除频所述输入延迟时钟，以产生一第一除频时钟与一第二除频时钟，且所述第一除频时钟的频率与所述第二除频时钟的频率均为所述输入延迟时钟的一预设倍数；

一角度延迟单元，延迟所述第一除频时钟一第二预设时间，由所述角度延迟单元的第一输出端产生一第一延迟时钟；以及

一第一计算单元，依据所述第一除频时钟与所述第一延迟时钟的电平决定一第一输出时钟的第一边缘的触发时间，依据所述输入时钟与所述第一延迟时钟的电平决定所述第一输出时钟的第二边缘的下降时间。

2.根据权利要求1所述的时钟产生装置，其中，所述角度延迟单元延迟所述第一除频时钟所述第二预设时间，由所述角度延迟单元的第二输出端产生一第二延迟时钟，且所述时钟产生装置还包含：

一第二计算单元，依据所述第二除频时钟与所述第二延迟时钟的电平决定一第二输出时钟的第一边缘的触发时间，依据所述输入时钟与所述第二延迟时钟的电平决定所述第二输出时钟的第二边缘的下降时间。

3.根据权利要求1或2所述的时钟产生装置，其中，所述第一边缘为正缘、所述第二边缘为负缘。

4.根据权利要求1所述的时钟产生装置，其中，所述预设倍数为二分之一倍。

5.根据权利要求1所述的时钟产生装置，其中，所述第二预设时间为90度的周期时间。

6.根据权利要求1所述的时钟产生装置，其中，所述第一输出时钟与所述第二输出时钟为非重叠时钟。

7.根据权利要求1所述的时钟产生装置，其中，所述第一计算单元包含有多个晶体管，一第一晶体管接收所述第一除频时钟、一第二晶体管耦接所述第一晶体管且接收所述第一延迟时钟、一第三晶体管耦接所述第一晶体管且接收所述第一延迟时钟、一第四晶体管耦接所述第二晶体管与所述第三晶体管且接收所述输入时钟。

8.根据权利要求7所述的时钟产生装置，其中，所述第一晶体管与所述第二晶体管串联形成一第一路径、所述第三晶体管与所述第四晶体管串联形成一第二路径，所述第一路径并联所述第二路径以执行方程式ck1=（cl·cla）+（cl·cks），其中，ck1为所述第一输出时钟、c1a为所述第一除频时钟、c1为所述第一延迟时钟。

9.根据权利要求1所述的时钟产生装置，其中，所述第二计算单元包含有多个晶体管，一第一晶体管接收所述第二除频时钟、一第二晶体管耦接所述第一晶体管且接收所述第二延迟时钟、一第三晶体管耦接所述第一晶体管且接收所述第二延迟时钟、一第四晶体管耦接所述第二晶体管与所述第三晶体管且接收所述输入时钟。

10.根据权利要求9所述的时钟产生装置，其中，所述第一晶体管与所述第二晶体管串联形成一第一路径、所述第三晶体管与所述第四晶体管串联形成一第二路径，所述第一路径并联所述第二路径以执行方程式ck2=（c2·c2a）+（c2·cks），其中，ck2为所述第二输出时钟、c2a为所述第二除频时钟、c2为所述第二延迟时钟。

11.一种时钟产生装置，包含有：

一第一延迟单元，接收一输入时钟，延迟所述输入时钟一预设时间，产生一输入延迟时钟；

一除频单元，接收所述输入延迟时钟，除频所述输入延迟时钟，以产生多个除频时钟，且每一个所述除频时钟的频率为所述输入延迟时钟的一预设倍数；

一角度延迟单元，延迟每一个所述除频时钟一第二预设时间，以产生多个输出延迟时钟；以及

多个计算单元，每一个所述计算单元依据一所述除频时钟与一所述输出延迟时钟的电平决定一输出时钟的第一边缘的触发时间，依据所述输入时钟与所述输出延迟时钟的电平决定所述输出时钟的第二边缘的下降时间；

其中，所述多个计算单元产生的所述多个输出时钟不相互重叠。

12.根据权利要求11所述的时钟产生装置，其中，所述多个所述输出频率时钟供多个通道的时间交错类比数字转换器使用。