[发明专利]时钟产生装置及其方法

说明书

技术领域

本发明涉及一种电子装置，特别涉及一种时钟产生装置及其方法。

背景技术

一般时间交错类比数字转换器是将N个（或N个通道（channel））的类比数字转换器并列配置，以使类比数字转换器的取样频率提升N倍。此种方式为高取样频率类比数字转换器常用的作法。然而，时间交错类比数字转换器会面临许多非理想的问题，举凡N个类比数字转换器彼此之间的取样时间不匹配（sampling timing mismatch）－也即取样时间扭曲（sampling timing skew）、或者N个类比数字转换器彼此之间增益不匹配（gain mismatch）与偏移电压不匹配（offset mismatch）。

取样时间不匹配是因为每个通道的类比数字转换器取样周期不同所致。例如，图1A所示，利用M个分别为250MHZ的类比数字转换器ADC1、ADC2～ADCM构成一个1GHz的类比数字转换器。以四个类比数字转换器为例，当类比数字转换器ADC1取样完信号，类比数字转换器ADC2必须间隔1/1GHz（也就是1ns）进行取样，接着类比数字转换器ADC3在类比数字转换器ADC2取样后隔1/GHz取样，接着依此类推，以产生图式右方的信号。在实务上，往往每个通道的类比数字转换器之间取样时间并无法刚好做到间隔1ns，而造成N个类比数字转换器取样时间不匹配的结果。

取样时间不匹配，是因为类比数字转换器的信号源的信号路径长度不同与电路架构不对称造成。例如，图1B显示的已知非重叠（non-overlap）时钟产生器。此非重叠时钟产生器产生的时钟CK1、CK2作为2-通道的时间交错式类比数字转换器的时钟源，会有下列问题发生：

首先，时钟CK1和CK2是由CLKin经过粗体箭头路径产生，为了制造出非重叠时钟。由于时钟CLKin到时钟CK1的路径和时钟CLKin到CK2的路径不能太短，但由于芯片制作时具有元件无法完全相同的物理限制。因此，时钟CLKin到时钟CK1的路径和时钟CLKin到CK2的路径不匹配，如此将造成2-通道时间交错式类比数字转换器取样时间不匹配，降低电路效能。再者，即使扣除芯片制作时会有元件无法做到完全一样的物理限制，如图1B所示，该时钟产生电路的架构并不对称，因此时钟CLKin到产生时钟CK1的时间和时钟CLKin到产生CK2的时间会不同。

发明内容

本发明的目的之一，在提供一种时钟产生装置与其方法，以减少传统时钟产生器的多个时钟路径不匹配造成的问题。

本发明的目的之一，在提供一种时钟产生装置及其方法，以减少传统时钟产生器的多个时钟时间不匹配造成的问题。

本发明的一实施例提供了一种时钟产生装置，包含有一第一延迟单元、一除频单元、一角度延迟单元、以及一第一计算单元。第一延迟单元接收一输入时钟，延迟输入时钟一预设时间，产生一输入延迟时钟。除频单元接收输入延迟时钟，除频输入延迟时钟，以产生一第一除频时钟与一第二除频时钟，且第一除频时钟的频率与第二除频时钟的频率均为输入延迟时钟的一预设倍数。角度延迟单元延迟第一除频时钟一第二预设时间，由该角度延迟单元的第一输出端产生一第一延迟时钟。而第一计算单元，依据第一除频时钟与第一延迟时钟的电平决定一第一输出时钟的第一边缘的触发时间，依据输入时钟与第一延迟时钟的电平决定第一输出时钟的第二边缘的下降时间。

本发明的另一实施例提供了一种时钟产生装置，包含有一第一延迟单元、一除频单元、角度延迟单元、以及多个计算单元。第一延迟单元接收一输入时钟，延迟输入时钟一预设时间，产生一输入延迟时钟。除频单元接收输入延迟时钟，除频输入延迟时钟，以产生多个除频时钟，且每一除频时钟的频率为输入延迟时钟的一预设倍数。角度延迟单元，延迟每一除频时钟一第二预设时间，以产生多个输出延迟时钟。而每一计算单元依据一除频时钟与一输出延迟时钟的电平决定一输出时钟的第一边缘的触发时间，依据输入时钟与输出延迟时钟的电平决定输出时钟的第二边缘的下降时间。其中，计算单元产生的多个输出时钟不相互重叠。其中，计算单元包含有一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管。第一晶体管与第二晶体管串联形成一第一路径、第三晶体管与第四晶体管串联形成一第二路径，该第一路径并联第二路径以执行方程式ck=（c·ca）+（c·cks），其中ck为该输出时钟、ca为该除频时钟、c为该输出延迟时钟。