[发明专利]带隙基准电路

权利要求书

1.一种带隙基准电路，其特征在于：其包括，

一基准电压源VREF，所述基准电压源VREF拉伸门电压V_REG实现内部预稳压，并形成内部预稳压电路；

一带隙核心电路，所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大电路；

一负反馈电路，所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源电压VDD；

一启动电路，所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自偏置共源共栅放大电路正常工作。

2.根据权利要求1所述的带隙基准电路，其特征在于：所述带隙核心电路还包括第一电阻R1、第二电阻R2、第一双极性晶体管Q1、与第一双极性晶体管Q1共同联接基极的第二双极性晶体管Q2以及第三双极性晶体管Q3。

3.根据权利要求2所述的带隙基准电路，其特征在于：所述负反馈电路设有晶体管M13以及晶体管M16，所述晶体管M13的栅极连接所述自偏置共源共栅放大电路，所述晶体管M13的源极以及所述晶体管M16的漏极连接门电压V_REG，所述晶体管M13的漏极连接所述晶体管M16的栅极，所述晶体管M16的源极连接接地基准电压，所述第一双极性晶体管Q1、第二双极性晶体管Q2以及第三双极性晶体管Q3的基极以及发射极共同耦合到接地基准电压，所述第三双极性晶体管Q3的集电极连接所述第二电阻R2，所述自偏置共源共栅放大电路通过第一电阻R1与第二双极性晶体管Q2集电极串联连接，所述自偏置共源共栅放大电路、第一双极性晶体管Q1以及第二双极性晶体管Q2产生一个PATA电流，所述PATA电流通过第二电阻R2形成PATA电压。

4.根据权利要求1所述的带隙基准电路，其特征在于：所述自偏置共源共栅放大电路设有晶体管M1、M2、M3、M4、M5、M6、M7、M8以及第三电阻R3和第四电阻R4，通过第三电阻R3和第四电阻R4的电压为晶体管M2、M3、M4、M5、M6、M7以及M8提供偏置电压。

5.根据权利要求1所述的带隙基准电路，其特征在于：所述启动电路设有晶体管MS1、MS2、MS3、MS4以及MS5，开始上电时，若电路处于零偏置状态，基准电压源VREF为低电平，MS2关断，MS4导通，通过MS4和MS5组成的电流镜，使电流流入第三电阻R3，从而使电路进入正常工作状态，基准电压源VREF逐渐增大后，MS2开启，将启动电路关断。

6.根据权利要求2所述的带隙基准电路，其特征在于：所述自偏置共源共栅放大电路包括一电流支路，所述电流支路由晶体管M9以及晶体管M10串联所述第二电阻R2组成，所述晶体管M9源极连接所述门电压V_REG，所述晶体管M9漏极连接所述晶体管M10的源极。

7.根据权利要求1所述的带隙基准电路，其特征在于：所述内部预稳压电路包括晶体管M11、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M17以及晶体管M18，所述晶体管M11的源极连接所述门电压V_REG，所述晶体管M11的漏极连接所述晶体管M12的漏极，所述晶体管M12的源极连接所述接地基准电压，所述晶体管M14的漏极连接所述晶体管M13的漏极，所述电源电压VDD连接所述晶体管M15的源极，所述门电压V_REG连接所述晶体管M15的漏极，所述晶体管M15的漏极连接所述晶体管M16的漏极,所述晶体管M11的漏极耦合所述晶体管M12、晶体管M14以及晶体管M18的栅极，所述晶体管M17的源极连接电源电压VDD，所述晶体管M17的漏极连接所述晶体管M18的漏极，所述晶体管M17的漏极耦合所述晶体管M15以及晶体管M17的栅极，所述晶体管M18的源极连接所述接地基准电压。