[发明专利]具有类似RAM和ROM单元的半导体存储器

说明书

技术领域

本申请涉及存储器电路。更具体地，本申请涉及具有易失性和非易失性单元的阵列的半导体存储器。

背景技术

许多计算机系统都包括易失性和非易失性存储器装置。易失性存储器通常用于存储系统可能需要快速交换的数据，诸如由计算机程序使用的数据。易失性存储器当断开电源时丢失其数据。易失性存储器的示例包括静态随机存取存储器（SRAM）以及动态随机存取存储器（DRAM）。

非易失性存储器通常用于存储需要保存长时间段或需要一定安全度的数据。这样的数据的示例是BIOS、程序代码以及系统软件。非易失性存储器装置包括只读存储器（ROM）、EPROM、EEPROM、闪存、磁存储介质、压缩磁盘、激光盘以及光盘。

已经开发了包括易失性存储器电路和非易失性存储器电路两者的一些存储器单元。例如，US4,510,584、US4,538,246、US4,638,465和US5,353,248公开了一些存储器单元，这些存储器单元具有存储易失性电路状态的非易失性电路，使得当存储器单元断开电源时不丢失存储在易失性存储器电路中的数据。这些存储器单元的尺寸大于常规易失性存储器单元的尺寸以容纳附加的非易失性电路。因此，在每单位面积的硅中，包括易失性和非易失性电路两者的存储器单元的数目小于常规易失性存储器单元的数目。

此外，需要复杂的电路或另外的电源电压来控制具有易失性和非易失性存储器电路的常规存储器单元的操作。这些电路需要另外的命令来调用它们的操作或需要另外的电源电压来对存储器单元的非易失性存储器电路进行编程。

US5,923,582公开了一种存储器装置，其具有具备预编程状态的第一块的RAM单元以及第二块的常规的随机存取存储器单元的组合。选择电路被配置成将第一块的RAM单元复位为它们的预编程状态。通过使第一块的RAM单元中的晶体管不平衡，所期望的ROM代码被存储在所述单元中，使得单元在与存储在第一块的RAM单元中的ROM代码一致的所期望的预定状态下加电。选择电路更改施加至第一块的RAM单元的电力以致利用ROM代码使RAM单元加电。因此，第一块的RAM单元被配置成使用相同单元结构作为易失性和非易失性存储器单元进行操作。

US6,765,818公开了静态CMOS RAM，其具有具备交叉耦合的反相器的存储器单元，并且其中通过将每个单元的反相器中的一个反相器的输入连接至固定低电势和固定高电势中的一个并将该反相器的输出连接至相应单元的另一反相器的输入，一些单元作为ROM单元操作。

发明内容

需要一种可以利用简化生产工艺提供的存储器装置，该存储器装置包括易失性单元和非易失性单元的组合。

半导体存储器被提供有易失性和非易失性单元的阵列。

可利用几乎与常规RAM装置的生产工艺相同的生产工艺来制造这种新型的半导体存储器。

除在晶圆处理过程中对其中一个掩模应用改变之外，可利用与常规的RAM装置的生产工艺相同的生产工艺来制造这种新型的半导体存储器。

目前优选改变一个扩散掩模以便根据需要将易失性单元转变为包括逻辑“1”或逻辑“0”的非易失性单元。

这种新型半导体存储器的单掩模可编程性使得该装置较为灵活，使得可以以一次且成本有效的方式进行存储器的非易失性部分的内容的改变以及存储器的非易失性部分的尺寸的改变。

因此，半导体存储器被提供有易失性存储器单元的阵列，其中各个易失性存储器单元具有连接在第一存储器单元电路中的晶体管，并且至少一个非易失性存储器单元具有连接在第二存储器单元电路中的晶体管，其中通过将至少一个晶体管添加到第二存储器单元电路而形成或设计第一存储器单元电路，即第一存储器单元电路具有添加到第二存储器单元电路的至少一个晶体管。

易失性存储器的示例包括静态随机存取存储器（SRAM）以及动态随机存取存储器（DRAM）等等。

非易失性存储器的示例包括只读存储器（ROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）等等。

存储器可以是多端口存储器，即在相同读写周期期间可访问多个单元的存储器，例如双端口存储器，其中在相同读写周期中可同时访问两个存储器单元。第一存储器单元电路可以是静态RAM存储器单元电路。

第一存储器单元电路可包括例如由常规ECL RAM单元中的两个晶体管形成或由常规静态CMOS RAM中的四个晶体管形成的作为两个交叉耦合的反相器连接的晶体管。