[发明专利]一种测试结构及测试方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种测试结构及测试方法。

背景技术

在半导体技术领域中，随着半导体制造工艺的不断发展，器件的尺寸在不断缩小。而CMOS器件尺寸的不断缩小，增强了普通电路（指半导体器件中的具体器件，比如NMOS或PMOS等）对裸晶内变化（within die variation）、局部失配(local mismatch)、冗余布局效应（dummy layout effect）以及布局临近效应（layout proximity effect；LPE）等的敏感度。随着器件物理尺寸的减小和工作电压的减小，上述的包括裸晶内变化在内的各种变化对半导体器件的影响变得越来越严重。因此，在半导体器件的生产过程中，越来越多的测试结构（testkey）需要被设计，而且大量的测试需要被实施，这些都是非常耗时的，而且是实际生产中所不希望发生的。

在现有技术中，通常使用简单配对（simple-pair）的MOS器件（即，晶体管）作为测试结构，来完成对半导体器件（主要指MOSFET器件）的失配（mismatch）情况的测试（简称“失配测试”）。如图1所示，现有技术中的测试结构包括两个间隔一定距离并列设置且彼此独立的MOS器件，即第一晶体管101和第二晶体管102。为了完成对半导体器件的失配（mismatch）情况的测试，往往必须设置大量的上述测试结构，因此会导致在Id-Vg曲线的测试过程中测试负载非常大。而且，测试过程也将非常耗时。随着半导体制造工艺的技术节点不断减小（例如，技术节点发展到28nm及以下的先进技术节点），半导体器件的工作电压不断减小，如果测试负载过大，将无法完成对半导体器件的失配测试。也就是说，现有技术中的以简单配对的MOS器件作为测试结构进行失配测试的方法，将无法满足对采用先进技术节点（比如28nm以及以下技术节点）制造的半导体器件进行失配测试的要求。

因此，有必要提出一种新的测试结构及测试方法，以解决现有技术中出现的上述问题。

发明内容

针对现有技术的不足，本发明提供一种用于半导体器件的失配测试的测试结构及测试方法。

一方面，本发明实施例提供一种测试结构，该测试结构包括N个并联的CMOS反相器，每个所述CMOS反相器包括PMOS和NMOS；其中，每个所述CMOS反相器的输入端与输出端相连；并且，N为大于等于2的自然数。

其中，在每个所述CMOS反相器中，PMOS的栅极与NMOS的栅极相连作为所述CMOS反相器的输入端，PMOS的漏极与NMOS的源极相连作为反相器的输出端。

其中，各所述CMOS反相器的PMOS的源极相连，用于施加工作电压；各所述CMOS反相器的NMOS的漏极用于接地。

其中，在所述测试结构中，各所述CMOS反相器中的PMOS和/或NMOS的布局不同。

其中，各所述CMOS反相器中的PMOS的布局相同，NMOS的布局不同；或者，各所述CMOS反相器中的NMOS的布局相同，PMOS的布局不同。

其中，在所述测试结构中，所述N个CMOS反相器中的一个在半导体器件失配测试时作为其他CMOS反相器的参考CMOS反相器。

另一方面，本发明实施例提供一种测试方法，所述方法包括：

步骤S101：提供包括权利要求1至6任一项所述的测试结构的半导体器件；

步骤S102：将所述N个CMOS反相器的PMOS的源极连接至工作电压，并将所述N个CMOS反相器的NMOS的漏极接地；

步骤S103：测量各个所述CMOS反相器的输出电压；

步骤S104：根据各个所述CMOS反相器的所述输出电压，分析所述半导体器件的失配情况。

其中，所述半导体器件的失配情况是指半导体器件中的PMOS或NMOS的布局差异，包括：裸晶内变化、局部失配、冗余布局效应和布局临近效应等。

本发明实施例的测试结构，通过将N个CMOS反相器（Inverter）并联，并将每个CMOS反相器的输入端与输出端相连作为测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。本发明实施例的测试方法，通过使用上述测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。