[发明专利]内存访问方法及内存系统

说明书

技术领域

本发明实施例涉及通信技术，尤其涉及一种内存访问方法及内存系统。

背景技术

计算机的内存系统是影响体系结构和软件效能的主要因数之一，评价一个系统内存性能的主要指标有访问延迟、带宽和容量。目前，随着云计算、大数据的兴起，对数据访问容量的要求越来越高。

图1所示为现有的全缓冲双列直插式内存模块的结构示意图。如图1所示，全缓冲双列直插式内存模块（Full Buffer Dual Inline Memory Module，简称为FBDIMM）芯片通过在动态随机存储器（Dynamic Random-Access Memory，简称为DRAM）即内存模块的中间，增加高级内存缓冲芯片（Advanced Memory Buffer，简称为AMB），通过AMB与内存控制器连接，内存模块通过AMB与内存控制器进行数据交互，不再与内存控制器进行直接的数据交互。这种扩展系统内存的模式，通过AMB芯片实现了系统中内存模块之间的级联，增大了系统内存的访问容量。但是，由于AMB芯片之间采用串行方式连接，所以内存模块与内存模块之间的连接从传统的并行连接变成了串行连接，但是内存模块内部的内存颗粒之间仍然为并行连接，这样就需要AMB芯片将内存控制器发送的串行协议转换成双倍速率（Double Data Rate，简称为DDR）访存指令，增加了访存的延迟时间，而且由于AMB芯片采用串行方式连接，使得对较远端的内存模块的访问延迟较大。

发明内容

本发明实施例提供一种内存访问方法及内存系统，用以解决访问现有扩展的内存系统时，存在访问延迟较大的问题，提高对内存系统的访存效率。

本发明实施例第一方面提供一种内存访问方法，包括：

内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给第二级缓冲芯片；其中，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接至少一个内存模块，所述内存模块包括至少一个内存颗粒；所述第一片选信号与所述第一高位地址信号用于标识所述第二缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒；

所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标缓缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片；

所述目标第二级缓冲芯片根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块；

所述目标第二级缓冲芯片根据所述访存指令从所述目标内存颗粒中获取目标数据，并通过所述第一级缓冲芯片将所述目标数据发送给所述内存控制器。

在第一方面的第一种可能的实现方式中，所述内存控制器将将第二高位地址信号进行延迟处理，得到延迟地址信号包括：

所述内存控制器根据所述第一级缓冲芯片的延迟参数对所述第二高位地址信号进行延迟处理，得到延迟地址信号。

结合第一方面或者第一方面的第一种可能实现方式，在第一方面的第二种可能的实现方式中，所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片包括：

所述第一级缓冲芯片根据所述映射关系生成编码代码；

所述第一级缓冲芯片采用所述编码代码对所述第一片选信号和所述第一高位地址信号进行编码，获得所述第二片选信号；

所述第一级缓冲芯片向所述第二级缓冲芯片输出所述第二片选信号，以选通所述目标第二级缓冲芯片。

本发明实施例第二方面提供一种内存系统，包括：内存控制器、第一级缓冲芯片和至少一个第二级缓冲芯片，其中，所述内存控制器与所述第一级缓冲芯片和所述第二级缓冲芯片连接，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接内存模块，所述内存模块包括至少一个内存颗粒；