[发明专利]开关电路

说明书

相关专利申请的交叉引用

本申请要求2012年4月30日提交的美国临时专利申请第61/640,509号的优先权，其内容结合于此作为参考。

技术领域

本发明涉及开关电路。

背景技术

集成电路中的一些晶体管是标准晶体管。一些晶体管的开关速度慢于标准晶体管，因此被称为处于慢速角（slow corner）的晶体管。一些晶体管的开关速度快于标准晶体管，因此被称为处于快速角（fast corner）的晶体管。

在存储器阵列中，各种功率开关或晶体管被置于存储器阵列的行或X方向上的输入-输出（IO）电路和解码器电路中。在存储器阵列的唤醒时间内，特别是在高工作电压值和/或当晶体管处于快速角时，许多晶体管在短时期内都一起导通，这引起了大唤醒电流。

发明内容

根据本发明的一个方面，提供了一种方法，包括：基于提供给第一晶体管的第一端的第一控制信号导通第一晶体管；以及基于提供给第二晶体管的第一端的第二控制信号导通第二晶体管，将第一控制信号延迟一时延得到第二控制信号，其中，第一晶体管的第二端与第二晶体管的第二端连接，第二控制信号用于控制逻辑器件的第一输入信号，逻辑器件接收将第一控制信号反转得到的第二输入信号，并且逻辑器件的输出信号用于控制第二晶体管的第一端。

优选地，第一晶体管与第二晶体管一起对应于内存宏的全局输入-输出电路或解码器电路。

优选地，与第二晶体管的第二端连接的第一晶体管的第二端与内存宏的全局输入-输出电路或解码器电路连接。

优选地，逻辑器件是NOR门或NAND门；第二控制信号被第三晶体管的第一端和第四晶体管的第一端接收；第三晶体管的掺质物不同于第四晶体管的掺质物；第四晶体管被配置为控制反相器；以及反相器提供第一输入信号。

根据本发明的另一方面，提供了一种电路，包括：第一晶体管；第二晶体管；延迟电路；以及逻辑器件，其中，第一晶体管的第一端被配置为接收第一控制信号；第二晶体管的第一端与逻辑器件的输出端连接；第一晶体管的第二端与第二晶体管的第二端连接；逻辑器件的第一输入端被配置为接收第一输入信号，第一输入信号被第一控制信号延迟了延迟电路所提供的时延而得到的第二控制信号所控制；并且逻辑器件的第二输入端被配置为接收将第一控制信号反转得到的第二输入信号。

优选地，该电路进一步包括：第三晶体管；以及第四晶体管，其中，第三晶体管的第一端与第四晶体管的第一端连接并且被配置为接收第二控制信号；第三晶体管被配置为生成第一输入端的第一逻辑值；并且第四晶体管被配置为生成第一输入端的第二逻辑值。

优选地，该电路进一步包括：第一反相器，与第三晶体管和第四晶体管连接；以及保持器电路，其中，第四晶体管被配置为控制第一反相器以生成第一输入端的第二逻辑值；第三晶体管被配置为在第一反相器的输出端处生成第一输入端的第一逻辑值；并且保持器电路被配置为在第一反相器的输入端处提供第一反相器输入。

优选地，该电路进一步包括：第二反相器；第三反相器；以及第五晶体管，其中，第二反相器被配置为被第一控制信号和第一控制信号的反转信号所控制；第二反相器的输出端与第一反相器的输入端连接；并且第五晶体管连接在第三反相器的输入端和输出端之间，并且与第三反相器一起配置成锁存器。

优选地，该电路进一步包括：第六晶体管；第七晶体管；第八晶体管；以及第四反相器，其中，第六晶体管和第七晶体管被配置为反相器；第八晶体管被配置为第六晶体管和第七晶体管的电路通路；第四反相器的输出端与由第六晶体管和第七晶体管配置成的反相器的输入端连接；并且第四反相器的输入端被配置为接收第一控制信号。

优选地，延迟电路包括被配置为生成时延的多个反相器。

优选地，延迟电路包括多个延迟元件；以及多个延迟元件中的每一个延迟元件都对应于内存宏的输入-输出电路或解码器电路。

根据本发明的又一方面，提供了一种电路，包括：多个电流电路；控制电路；多个子电路；以及延迟电路，其中，多个电流电路中的每一个电流电路都被配置为接收由控制电路提供的第一控制信号并且被配置成用于多个子电路中的对应子电路的电流通路；延迟电路被配置为提供将第一控制信号延迟一时延得到的第二控制信号；控制电路被配置为基于第二控制信号生成第三控制信号；并且第三控制信号用于控制多个电流电路。

优选地，多个子电路中的子电路包括内存宏的输入-输出电路或解码器电路。

优选地，延迟电路包括多个延迟元件；以及多个延迟元件中的每一个延迟元件都对应于多个子电路中的子电路。