[发明专利]控制器

说明书

技术领域

实施方式涉及非易失性半导体存储器的控制器。

背景技术

从非易失性半导体存储器读出的读出数据，通常是按照被称为LLR表的事先作成的表被向对数似然比（LLR;Log-Likelihood Ratio）转换并进行纠错。写入数据（即正确比特值）相对于读出数据的似然度，依存于该读出数据的存储区域受到的应力而变化。

即使事先作成了针对多个代表性的应力（例如，PD（Program Disturb，编程干扰）、DR（Data Retention，数据保持）、RD（Read Disturb，读取干扰）等）最佳化了的多个LLR表，仍然难以应对非易失性半导体存储器的存储器单元有可能承受的各种各样的应力的全部。即，即使事先作成多个LLR表，仍有可能在一部分预料之外的应力（例如，DR应力与RD应力的复合应力）之下无法抑制纠错能力的劣化。

发明内容

本发明的实施方式提供能够将读出数据稳定地转换成适当的似然度信息以进行纠错的非易失性半导体存储器的控制器。

根据实施方式，控制器具备译码器、生成部和作成部。译码器，从非易失性半导体存储器输入表示形成第1ECC（纠错码）帧的多个比特的各个的读出等级的第1读出数据，按照第1表将第1读出数据转换成第1似然度信息，得到通过利用第1似然度信息进行译码而译码了的第1ECC帧。生成部，基于第1读出数据和译码了的第1ECC帧，按形成译码了的第1ECC帧的每个比特对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵。作成部，基于信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，由此作成第2表。

根据实施方式，提供能够将读出数据稳定地转换成适当的似然度信息以进行纠错的非易失性半导体存储器的控制器。

附图说明

图1是对第1实施方式涉及的控制器进行例示的框图。

图2是对来自于非易失性半导体存储器的低页的读出数据进行例示的图。

图3是对低页的信道矩阵进行例示的表。

图4是对用于参照图3的信道矩阵的要素的2维排列进行例示的表。

图5是Vth跟踪失败对LLR造成的影响的说明图。

图6是在执行DLE（Dynamic LLR Estimation，动态对数似然比估算）时优先译码的LDPC（Low Density Parity Check，低密度奇偶校验）帧的说明图。

图7是对由图1的控制器所进行的LDPC帧的译码工作进行例示的流程图。

图8是对图1的控制器的追加的DLE的执行条件进行例示的流程图。

具体实施方式

下面，一边参照附图一边进行实施方式的说明。此外，下面对与已说明的要素相同或者类似的要素标注相同或者类似的附图标记，基本省略重复的说明。

（第1实施方式）

第1实施方式涉及的控制器100，如图1所例示的那样，具备译码器101、信道矩阵生成部102和固件103。控制器100读出NAND存储器110中存储的数据，纠正读出数据所含的错误。此外，控制器100也可以具备例如对数据进行纠错编码化的功能、在NAND存储器110中写入纠错代码化了的数据（即，ECC（Error Correction Code，纠错码）帧）的功能等。

译码器101从NAND存储器110以ECC帧为单位而输入读出数据。读出数据，不仅包括关于形成ECC帧的多个比特的各个的硬判定比特值、而且包括关于这些多个比特的各个的多个（例如3个）软判定比特值。如果换言之，则读出数据表示形成ECC帧的多个比特的各个的读出等级。在下面的说明中，ECC帧设为LDPC帧。而且，ECC帧也可以分离在多个芯片（多个信道矩阵）上。此外，译码器101也可以经由没有图示的NAND接口输入读出数据。

这里，如图2所例示的那样，根据所谓2-3-2码这一方式，用2个阈值电压读出低页（即，在存储器单元中存储的最下位比特）。具体而言，如果相对于写入电压按升序分配Er、A、B、C、D、E、F以及G这8个等级进行说明，则在写入比特值为“XY1”（这里，X和Y指的是“0”或“1”）的情况下，写入电压存在于Er或E～G中的任意一个，在写入比特值为“XY0”的情况下，写入电压存在于B～D。