[发明专利]一种基于标志位访问踪迹的指令高速缓冲存储器

权利要求书

1.一种基于标志位访问踪迹的指令高速缓冲存储器，包括踪迹信息维护电路、踪迹信息表、控制电路、标志存储器和数据存储器，其中：

所述踪迹信息表的行数分别与所述标志存储器和所述数据存储器的行数相等，所述踪迹信息表的每一行用于存储一个踪迹信息位，所述踪迹信息位的有效与否分别表示是否存在对所述标志存储器的对应行的访问踪迹；

所述踪迹信息维护电路用于根据输入的分支方向、分支目标地址、取指地址以及所述踪迹信息维护电路中的程序段地址范围来输出溢出控制信号，所述溢出控制信号的有效与否分别表示所述取指地址或所述分支目标地址是否处于所述程序段地址范围之内；

控制电路，用于根据所述踪迹信息位来控制对所述标志存储器的读取，并且用于根据所述溢出控制信号对所述踪迹信息表进行维护。

2.根据权利要求1所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述踪迹信息维护电路包括：

控制寄存器，用于存储所述程序段地址范围的段首地址和段尾地址；

比较单元，用于根据所述分支方向、所述分支目标地址、所述取指地址和所述程序段地址范围输出分支上溢信号、分支下溢信号和顺序下溢信号；

或门，用于根据所述分支上溢信号、分支下溢信号和顺序下溢信号输出所述溢出控制信号。

3.根据权利要求2所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述控制寄存器包括：

第一寄存器，用于存储所述程序段地址范围的段首地址；

第二寄存器，用于存储所述程序段地址范围的段尾地址。

4.根据权利要求2所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述比较单元包括：

第一比较单元，其通过将所述分支目标地址与所述段首地址进行比较，输出所述分支上溢信号；

第二比较单元，其通过将所述分支目标地址与所述段尾地址进行比较，输出所述分支下溢信号；

第三比较单元，其通过将所述取指地址与所述段尾地址进行比较，输出所述顺序下溢信号。

5.根据权利要求1所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述踪迹信息位有效，所述控制电路被配置用于：

禁止对所述标志存储器进行读取，并且利用所述取指地址从所述数据存储器中读取指令。

6.根据权利要求2所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述溢出控制信号有效，所述控制电路还被配置用于：

在所述分支上溢信号或所述分支下溢信号有效的情况下，清除所述踪迹信息表中的内容，并将所述分支目标地址作为所述段首地址存入所述第一寄存器中，同时将所述分支目标地址与指令高速缓冲存储器的容量值之和作为所述段尾地址存入所述第二寄存器中，所述容量值以字节为单位表示；

在所述顺序下溢信号有效的情况下，清除所述踪迹信息表中的内容，并且将所述第一寄存器和所述第二寄存器清零。

7.根据权利要求4所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述分支方向用于指示分支指令是后向分支指令还是前向分支指令，

在所述分支方向指示分支指令是后向分支指令的情况下，所述第一比较单元工作，所述控制电路关闭第三比较单元；

在所述分支方向指示分支指令是前向分支指令的情况下，所述第二比较单元工作；

在所述分支方向指示分支指令是前向分支指令或者分支指令执行失败的情况下，所述控制电路启动所述第三比较单元。

8.根据权利要求1所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述踪迹信息位无效，所述控制电路还被配置用于：

从所述数据存储器或主存储器中读取指令并将其返回给处理器内核；

在读取的指令返回给处理器内核时，将所述踪迹信息表中对应行的所述踪迹信息位设置为有效。

9.根据权利要求1所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述踪迹信息位无效，所述控制电路还被配置用于：

利用所述取指地址从所述标志存储器中读取标志位；

判断读取的标志位与所述取指地址中的标志位是否匹配；

在匹配的情况下，利用所述取指地址从所述数据存储器的对应行中读取指令；

在不匹配的情况下，利用所述取指地址从主存储器中读取指令，并且将读取的指令写入所述数据存储器的对应行。

10.根据权利要求1所述的基于标志位访问踪迹的指令高速缓冲存储器，其中，所述控制电路还被配置用于：

根据所述取指地址从所述踪迹信息表的对应行中读取所述踪迹信息位，以确定是否存在对所述标志存储器的对应行的访问踪迹。