[发明专利]一种基于标志位访问踪迹的指令高速缓冲存储器

说明书

技术领域

本发明涉及一种基于标志位访问踪迹的指令高速缓冲存储器。

背景技术

随着半导体工艺技术的飞速发展，嵌入式处理器芯片的性能和集成度都得到了很大的提高，由此带来的功耗问题也日益严重。作为弥合处理器内核与主存储器之间速度差距的重要部件，指令高速缓冲存储器（指令Cache）由于具有很高的访问频率而功耗显著。因此，有效降低指令Cache的功耗对于低功耗嵌入式处理器的设计有着重要意义。

传统的采用直接映射方式的指令Cache的结构如图1所示，它主要由标志（tag）存储器、数据（data）存储器和状态位（state）组成。当处理器内核访问指令Cache时，标志存储器根据取指地址中的索引位（Index）作为地址读出标志位tag，并与取指地址中的Tag位比较：如果比较结果为两者相等，则表示Cache命中，处理器内核直接从指令Cache的数据存储器中读取指令；如果比较结果为两者不相等，则表示Cache缺失，这时会启动一个访问主存储器的操作。处理器内核在取指令的过程中需要进行大量的读取标志存储器操作和比较操作，这些操作需要消耗大量的能量。如果能够减少访问标志存储器的次数，则可以有效降低指令Cache的功耗。

在2002年8月12-14号的低功耗电子学与设计（ISLPED）会议上，Koji Inoue等人发表的文章《A History-Based I-Cache for Low-Energy Multimedia Applications》提出了一种基于程序执行历史信息的低功耗指令Cache设计方法，该方法与分支预测技术紧密结合。它的工作原理是：如果分支目标指令曾经执行过，并且执行这条分支目标指令与上次执行这条分支目标指令期间没有发生过指令Cache缺失，则可以停止访问标志存储器。

然而，Koji Inoue等人提出的基于程序执行历史信息的低功耗指令Cache设计方法有如下缺点：

（1）这项技术是与分支目标缓冲器紧密结合的，当分支预测与程序执行历史信息更新同时发生时，处理器流水线会出现停顿，导致处理器性能下降；

（2）当出现指令Cache缺失时，需要清除全部的程序执行历史信息，导致处理器在程序执行过程中无法利用本来已经记录的有效历史信息消除不必要的标志存储器访问，从而降低了程序执行历史信息的使用效率；

（3）对于没有采用分支预测机制的嵌入式处理器，建立一个分支预测器需要增加很大的硬件代价，而且分支预测器本身也需要消耗一部分能量。

发明内容

本发明的目的是提供一种能解决上述缺陷的基于标志位访问踪迹的指令高速缓冲存储器。

本发明提供了一种基于标志位访问踪迹的指令高速缓冲存储器，包括踪迹信息维护电路、踪迹信息表、控制电路、标志存储器和数据存储器，其中：所述踪迹信息表的行数分别与所述标志存储器和所述数据存储器的行数相等，所述踪迹信息表的每一行用于存储一个踪迹信息位，所述踪迹信息位的有效与否分别表示是否存在对所述标志存储器的对应行的访问踪迹；所述踪迹信息维护电路用于根据输入的分支方向、分支目标地址、取指地址以及所述踪迹信息维护电路中的程序段地址范围来输出溢出控制信号，所述溢出控制信号的有效与否分别表示所述取指地址或所述分支目标地址是否处于所述程序段地址范围之内；控制电路，用于根据所述踪迹信息位来控制对所述标志存储器的读取，并且用于根据所述溢出控制信号对所述踪迹信息表进行维护。

优选地，所述踪迹信息维护电路包括：控制寄存器，用于存储所述程序段地址范围的段首地址和段尾地址；比较单元，用于根据所述分支方向、所述分支目标地址、所述取指地址和所述程序段地址范围输出分支上溢信号、分支下溢信号和顺序下溢信号；或门，用于根据所述分支上溢信号、分支下溢信号和顺序下溢信号输出所述溢出控制信号。

优选地，所述控制寄存器包括：第一寄存器，用于存储所述程序段地址范围的段首地址；第二寄存器，用于存储所述程序段地址范围的段尾地址。

优选地，所述比较单元包括：第一比较单元，其通过将所述分支目标地址与所述段首地址进行比较，输出所述分支上溢信号；第二比较单元，其通过将所述分支目标地址与所述段尾地址进行比较，输出所述分支下溢信号；第三比较单元，其通过将所述取指地址与所述段尾地址进行比较，输出所述顺序下溢信号。

优选地，所述踪迹信息位有效，所述控制电路被配置用于：禁止对所述标志存储器进行读取，并且利用所述取指地址从所述数据存储器中读取指令。