[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件领域，具体地，涉及一种半导体器件。

背景技术

在半导体工业中，一个芯片通常包括管芯和承载管芯的封装载板以及其它部分组成。封装载板包括但不限于层叠封装基板、LTCC基板、框架载板等各种形式。芯片管芯和封装载板之间的电学连接主要依靠键合线实现。键合线具有生产性、可靠性、低成本等各方面的优势，在半导体工业中被广泛使用。键合线通常由金属材料构成，包括但不限于金、铜、铝等材料。根据具体应用对键合线所能承受的最大功率的要求，金属键合线的直径从15um到几百um不等。当键合线的直径较大时，它所能承受的最大功率也会随之上升。

当有交变电流通过键合线时，由安培定律可知，在键合线的周围会感应出磁场，键合线呈现出电感特性。根据键合线长度以及直径的不同，它的电感值从0.3nH到1.5nH不等。在射频频段，键合线向外辐射电磁场的效应更加显著，因此芯片封装中键合线之间以及键合线与其它敏感元器件之间存在着电磁干扰。

射频芯片或高速数字芯片日益朝高速化，小型化，集成化方向发展，芯片封装中各键合线之间距离贴近，甚至近距离平行的情况越来越多，与此同时键合线与其它射频元件之间的空间距离也越来越小。因此芯片中的电磁干扰问题越发凸显，成为影响芯片电学性能的重要因素。芯片的隔离度指的是射频信号泄漏到其他端口的功率与输入功率之比。随着芯片的小型化，集成化，以及对芯片的性能指标要求越来越苛刻，在电路设计过程中，为满足电路的性能要求，不得不考虑这些键合线之间以及键合线与其它敏感元器件之间的耦合及隔离问题。如何在小尺寸环境下增强它们之间的电学隔离度，降低互感，成为射频芯片或高速数字芯片设计中亟待解决的问题。

图1A是现有技术中的一种芯片封装结构简图，图1B是图1A所示的芯片封装结构的侧视图。如图1A和图1B所示，芯片由封装基板120，管芯110，为管芯110和封装基板120提供电学连接的金属键合线101、102以及将管芯固定在封装基板上的粘合层材料125组成。粘合层材料包括但不限于导电胶、非导电胶、导电贴膜、非导电贴膜等。封装基板120由金属层121、124，位于金属层之间的介电层122，以及穿过介电层连接不同金属层的通孔123组成。图中示出了有两层金属层和一层介电层组成的封装基板，而实际上，根据不同的应用可以增加或减少金属层和介电层的数量，也可以引入新的层(如阻焊层)。管芯110由晶圆衬底113(可以是硅、玻璃、III-IV化合物等材料构成)、管脚111和112、以及位于晶圆衬底表面或内部的电路(图中未示出)组成。在半导体工业中，为了使晶圆在加工过程中有足够的机械强度、避免发生碎片，晶圆衬底的厚度t1通常为400um～750um。键合线101连接管芯110中的管脚111以及封装基板上的键合区131，键合线102连接管芯110中的管脚112以及封装基板上的键合区132，从而实现管芯与封装基板的电学连接。

在射频频段，键合线会向外辐射电磁场，使得键合线之间以及键合线与其它敏感元器件之间存在着电磁干扰。所述的敏感元器件包括但不限于具有射频特性的电感，平衡不平衡转换器等。这些键合线之间、以及键合线与其它敏感元器件之间的电磁干扰形成了芯片内部的信号泄漏路径，使得功率通过泄漏路径耦合至其他端口，从而恶化了芯片封装结构中的电学隔离度性能。

针对相关技术中如何在小尺寸环境下增强键合线之间以及键合线与其它敏感元器件之间的电学隔离度、降低互感的问题，目前尚未提出有效的解决方案。

发明内容

针对相关技术中如何在小尺寸环境下增强键合线之间以及键合线与其它敏感元器件之间的电学隔离度，降低互感的问题，本发明提出一种半导体器件，能够在小尺寸环境下增强键合线之间以及键合线与其他敏感元器件之间的电学隔离度，降低互感。

本发明的技术方案是这样实现的：

根据本发明的一个方面，提供了一种半导体器件，该器件包括：

封装基板，包括用于连接键合线的键合区；

至少一个管芯，设置于封装基板上，其中，每个管芯包括晶圆衬底以及设置于晶圆衬底上的管脚，管脚用于连接键合线，其中，每个晶圆衬底的厚度为50um-400um。

其中，管芯的数量为多个，且多个管芯中的至少部分管芯并排设置于封装基板上，并且多个管芯的晶圆衬底厚度彼此相等或不等。

并且，管芯的数量为多个，且多个管芯中的至少部分管芯以层叠的方式设置于封装基板上，并且以层叠方式设置的多个管芯的晶圆衬底厚度相等或不等。

此外，以层叠方式设置的多个管芯彼此之间通过粘合层材料进行固定。