[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请基于并要求2012年4月27日提交的日本专利申请No.2012-103066的优先权的权益，这里通过引用并入其全部公开内容。

技术领域

本发明涉及半导体器件，更具体地涉及其中形成有穿透半导体衬底的通孔的半导体器件。

背景技术

近年来，已经开发了用于将多个半导体芯片包封在单个半导体封装体中的多芯片封装技术，以减少例如半导体器件的安装面积。将多个半导体芯片包封在单个半导体封装体中能够使得芯片之间的线数增加以及数据传送速率提高。

日本未审专利申请公开No.2011-145257公开了利用多芯片封装技术的半导体器件的示例。在日本未审专利申请公开No.2011-145257中公开的技术中，半导体衬底具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)。在日本未审专利申请公开No.2011-145257中公开的技术中，通过利用通孔叠置多个半导体芯片。日本未审专利申请公开No.2011-145257公开了一种用于通过使用垂直叠置的两个半导体芯片进行测试以检查是否存在通孔的AC特性差异的技术。

发明内容

然而，日本未审专利申请公开No.2011-145257中公开的技术需要多个半导体芯片检查每个通孔的特性。这导致难以在半导体芯片的叠置之前检查每个通孔的故障的问题。

本发明的第一方面在于，一种半导体器件，包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分形成在所述通孔的芯片内端面上，所述芯片内端面为所述通孔面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。

根据本发明第一方面的半导体器件包括连接布线部分，该连接布线部分形成在通孔的芯片内端面的上部。第一路径和第二路径通过连接布线部分连接。从而，在根据本发明的半导体器件中，当由于通孔的膨胀或收缩芯片内从通孔到线的连接状态出现异常时，可以使用第一路径和第二路径检查连接布线部分的状态并且可以检查芯片内从通孔到线的连接状态。换言之，根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。

根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。

附图说明

上述以及其它方面、优势和特征从结合附图作出的特定实施例的以下描述中将更显而易见，其中：

图1是根据第一实施例的半导体器件的截面图；

图2是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图3是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；

图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图；

图5是图示根据第一实施例的关于通孔的温度应变的膨胀和收缩的截面图；

图6是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；

图7是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；

图8是图示根据第二实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图9是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图10是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；

图11是图示根据第三实施例的连接到连接布线部分的第一芯片线和第二芯片线的平面布局的示意图；

图12是图示根据第四实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图13是图示根据第五实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图14是图示根据第六实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图15是图示根据第七实施例的半导体器件的通孔与芯片线之间的连接区的截面图；

图16是图示根据第八实施例的半导体器件的通孔与芯片线之间的连接区的截面图；