[发明专利]一种集成电路芯片ESD防护用LDMOS SCR器件

说明书

技术领域

本发明属于电子技术领域，涉及半导体集成电路芯片的静电放电（ElectroStatic Discharge，简称为ESD）保护电路设计技术，尤指一种用于ESD防护的内嵌SCR（Silicon Controlled Rectifier，可控硅整流器，简称SCR）的LDMOS结构。 

背景技术

在智能功率集成电路领域，LDMOS（Lateral Double-diffused MOS transistor）功率管被广泛应用于输出驱动级。图1为传统的LDMOS结构图。尽管LDMOS的器件尺寸很大，但是它很容易被ESD现象损坏，这是由于LDMOS功率管的多指结构的寄生BJT的不均匀开启和电流集边效应使得其ESD性能不高，因此需要增加额外ESD保护电路。 

如图2所示，为了改善LDMOS的抗ESD性能，可以采用内嵌SCR的LDMOS结构(LDMOS SCR)，即在传统的LDMOS结构中的漏端增加一个P+注入区来增加一个寄生的SCR，利用SCR优越的ESD性能来泄放大电流。然而，这种LDMOS SCR结构的维持电压Vhold相比于普通LDMOS的Vhold电压值大大降低，远低于高压功率管的电源电压，从而易导致器件正常工作时发生闩锁（latch_up），使得器件不受前级驱动的控制，甚至导致器件损毁。 

发明内容

为了改善传统集成电路芯片ESD防护用LDMOS SCR器件的维持电压Vhold值较低的缺点，本发明提出了一种新型集成电路芯片ESD防护用LDMOS SCR结构，即在传统集成电路芯片ESD防护用LDMOS SCR结构基础上集成一个低压MOS器件，通过所述低压MOS器件来限制内嵌SCR阳极注入的空穴电流，从而提高维持电压Vhold值。 

本发明详细技术方案： 

一种集成电路芯片ESD防护用LDMOS SCR器件，如图3所示，包括一个nLDMOS器件；所述nLDMOS器件包括并排位于衬底表面的N型漂移区和P型基区，其中N型漂移区和P型基区相互接触或不接触；所述P型基区中具有与源极金属相连的N+源区和P+接触区，其中N+源区和P+接触区相互接触或不接触；所述N型漂移区表面远离P型基区的一侧具有与漏极金属相连的N+漏区；所述N+源区和N型漂移区之间的P型基区表面具有栅氧化层， 栅氧化层表面具有多晶硅栅极。所述nLDMOS器件的N型漂移区还具有一个P阱，P阱的存在应保证nLDMOS器件的N+漏区与N型漂移区和P阱两者均接触；所述P阱中具有第二N+源区和第二P+接触区，其中第二N+源区靠近nLDMOS器件的N+漏区，而第二P+接触区远离nLDMOS器件的N+漏区，nLDMOS器件的N+漏区与第二N+源区之间的P阱表面具有第二栅氧化层，第二栅氧化层表面具有第二多晶硅栅极；由P阱、nLDMOS器件的N+漏区、第二N+源区、第二P+接触区，以及第二栅氧化层和第二多晶硅栅极一起构成一个低压NMOS器件，其中第二N+源区和第二P+接触区与低压NMOS器件的源极金属相连。 

上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更靠近nLDMOS器件的P型基区（如图3所示）。 

上述技术方案中，所述nLDMOS器件的N+漏区相比第二N+源区和第二P+接触区更远离nLDMOS器件的P型基区（如图4所示）。 

本发明提供的集成电路芯片ESD防护用LDMOS SCR器件具有的积极效果： 

本发明提供的集成电路芯片ESD防护用LDMOS SCR器件利用集成的低压MOS器件限制空穴电流或电子电流向SCR的注入来提高器件的Vhold值，从而提高了器件在高压应用中的闩锁免疫能力；而且该新型结构相比于普通LDMOS器件而言，由于集成了SCR器件，其抗ESD能力得到增强；同时，本发明与Bipolar CMOS DMOS工艺兼容。 

附图说明

图1为普通nLDMOS结构剖面图。 

图2为传统的集成电路芯片ESD防护用nLDMOS SCR器件结构。 

图3为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件结构。 

图4为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件另一种结构。 

图5为本发明提供的集成电路芯片ESD防护用pLDMOS SCR器件结构。 

图6为本发明提供的集成电路芯片ESD防护用nLDMOS SCR器件的具体应用实例。