[发明专利]基于FPGA的DDR控制装置及方法

权利要求书

1.一种基于FPGA的DDR控制装置，其特征在于，包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块，DDR芯片IP核，

输入数据缓存，所述输入数据缓存包括至少一个片内存储器，在输入数据时钟下工作，用于将输入数据位宽转换为所述DDR芯片IP核的数据位宽，并存入所述输入数据缓存的片内存储器；

输出数据缓存，所述输出数据缓存包括至少一个片内存储器，在输出数据时钟下工作，用于将所述DDR芯片IP核的数据存入所述输出数据缓存的片内存储器，并将所述DDR芯片IP核的数据位宽转换为输出数据位宽输出；

读写控制模块，与所述输入数据缓存、所述输出数据缓存和所述DDR芯片驱动模块相连，用于接收写命令和读命令，控制所述DDR芯片驱动模块对DDR芯片写入或者读出数据，并向所述输出数据缓存发送读使能信号；以及

DDR芯片驱动模块，所述DDR芯片驱动模块与所述DDR芯片IP核、所述读写控制模块、所述输入数据缓存和所述输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过所述DDR芯片IP核控制所述DDR芯片的初始化，根据所述读写控制模块的写命令或者读命令，在写状态从所述输入数据缓存的片内存储器写入数据，或者在读状态向所述输出数据缓存的片内存储器读出数据。

2.如权利要求1所述的基于FPGA的DDR控制装置，其特征在于，所述输入数据包括输入数据信号、写使能信号、写终结信号和写DDR起始地址低位，所述输出数据包括输出数据信号和输出有效信号。

3.如权利要求1和2所述的基于FPGA的DDR控制装置，其特征在于，所述写命令包括所述写使能信号、所述写终结信号和写DDR起始地址，所述读命令包括读请求信号、读DDR起始地址、读数据个数和读通道编号。

4.如权利要求1-3所述的基于FPGA的DDR控制装置，其特征在于，所述写DDR起始地址或者所述读DDR起始地址均分为高位和低位两部分，所述高位用于表示所述DDR芯片存储单元的地址，所述低位用于表示所述数据在所述DDR芯片存储单元内的地址。

5.如权利要求1所述的基于FPGA的DDR控制装置，其特征在于，所述DDR芯片驱动模块从所述闲置状态进入所述写状态时，所述DDR芯片驱动模块先处于不可接收写命令状态，然后跳转至可接收写命令状态，接收所述写命令后再次进入所述不可接收写命令状态，直到在所述可接收写命令状态不再接收到所述写命令并完成当前所述写命令，进入所述闲置状态。

6.如权利要求1-6所述的基于FPGA的DDR控制装置，其特征在于，所述DDR芯片驱动模块从所述闲置状态进入所述读状态时，所述DDR芯片驱动模块先处于不可接收读命令状态，然后跳转到可接收读命令状态，接收所述读命令后再次进入所述不可接收读命令状态，直到在所述可接收读命令状态不再接收到所述读命令并完成当前所述读命令，进入所述闲置状态。

7.如权利要求1所述的基于FPGA的DDR控制装置，其特征在于，所述输入数据缓存包括的所述片内存储器的数目和所述输出数据缓存包括的所述片内存储器的数目相等。

8.如权利要求1所述的基于FPGA的DDR控制装置，其特征在于，所述输入数据缓存的输入端数据位宽与所述输入数据位宽相同，输出端数据位宽与所述DDR芯片IP核输入端数据位宽相同，并且所述输出数据缓存的输入端数据位宽与所述DDR芯片IP核输出端数据位宽相同，输出端数据位宽与所述输出数据位宽相同。

9.如权利要求1所述的基于FPGA的DDR控制装置，其特征在于，所述DDR芯片IP核输入端数据位宽与输出端数据位宽相同。

10.如权利要求1-3所述的基于FPGA的DDR控制装置，其特征在于，所述写使能信号，用于判断所述输入数据是否有效，所述写终结信号，用于判断所述输入数据是否结束，所述输出有效信号，用于判断所述输出数据是否有效。