[发明专利]基于FPGA的DDR控制装置及方法

说明书

技术领域

本发明涉及视频处理技术领域，特别是提出一种基于FPGA的DDR控制装置及方法。

背景技术

基于FPGA的实时视频处理，尤其是在高清视频的实时处理中，由于视频的内容是依次输入的，而FPGA的片内存储空间有限，不足以存入一帧甚至是过多行数的数据，导致利用上一帧数据的操作无法实现，甚至同一帧内的大块操作如滤波、上采样、下采样也难以实现，因此需要更好的改善视频处理效果时，引入DDR成为一种选择。

DDR的工作频率与数据输入输出频率不同，一般高于数据输入输出频率，操作较片上RAM复杂许多，写入读出一般也存在较大延时，不合理的操作DDR芯片的读写会严重影响DDR芯片的工作效率，由于种种原因，在较为复杂的操作中直接使用DDR芯片接口或者DDR的IP核都不易实现，因此需要一个通用的DDR控制装置简化外部的调用。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的第一个目的在于提出一种基于FPGA的DDR控制装置，本发明的第二个目的在于提出一种基于FPGA的DDR控制方法。

根据本发明实施例的基于FPGA的DDR控制装置，包括：输入数据缓存、输出数据缓存、读写控制模块、DDR芯片驱动模块，DDR芯片IP核，输入数据缓存，所述输入数据缓存包括至少一个片内存储器，在输入数据时钟下工作，用于将输入数据位宽转换为所述DDR芯片IP核的数据位宽，并存入所述输入数据缓存的片内存储器；输出数据缓存，所述输出数据缓存包括至少一个片内存储器，在输出数据时钟下工作，用于将所述DDR芯片IP核的数据存入所述输出数据缓存的片内存储器，并将所述DDR芯片IP核的数据位宽转换为输出数据位宽输出；读写控制模块，与所述输入数据缓存、所述输出数据缓存和所述DDR芯片驱动模块相连，用于接收写命令和读命令，控制所述DDR芯片驱动模块对DDR芯片写入或者读出数据，并向所述输出数据缓存发送读使能信号；以及DDR芯片驱动模块，所述DDR芯片驱动模块与所述DDR芯片IP核、所述读写控制模块、所述输入数据缓存和所述输出数据缓存相连，在DDR芯片驱动模块工作时钟下工作，用于通过所述DDR芯片IP核控制所述DDR芯片的初始化，根据所述读写控制模块的写命令或者读命令，在写状态从所述输入数据缓存的片内存储器写入数据，或者在读状态向所述输出数据缓存的片内存储器读出数据。

在本发明的实施例中，所述输入数据包括输入数据信号、写使能信号、写终结信号和写DDR起始地址低位，所述输出数据包括输出数据信号和输出有效信号。

在本发明的实施例中，所述写命令包括所述写使能信号、所述写终结信号和写DDR起始地址，所述读命令包括读请求信号、读DDR起始地址、读数据个数和读通道编号。

在本发明的实施例中，所述写DDR起始地址或者所述读DDR起始地址均分为高位和低位两部分，所述高位用于表示所述DDR芯片存储单元的地址，所述低位用于表示所述数据在所述DDR芯片存储单元内的地址。

在本发明的实施例中，所述DDR芯片驱动模块从所述闲置状态进入所述写状态时，所述DDR芯片驱动模块先处于不可接收写命令状态，然后跳转至可接收写命令状态，接收所述写命令后再次进入所述不可接收写命令状态，直到在所述可接收写命令状态不再接收到所述写命令并完成当前所述写命令，进入所述闲置状态。

在本发明的实施例中，所述DDR芯片驱动模块从所述闲置状态进入所述读状态时，所述DDR芯片驱动模块先处于不可接收读命令状态，然后跳转到可接收读命令状态，接收所述读命令后再次进入所述不可接收读命令状态，直到在所述可接收读命令状态不再接收到所述读命令并完成当前所述读命令，进入所述闲置状态。

在本发明的实施例中，所述输入数据缓存包括的所述片内存储器的数目和所述输出数据缓存包括的所述片内存储器的数目相等。

在本发明的实施例中，所述输入数据缓存的输入端数据位宽与所述输入数据位宽相同，输出端数据位宽与所述DDR芯片IP核输入端数据位宽相同，并且所述输出数据缓存的输入端数据位宽与所述DDR芯片IP核输出端数据位宽相同，输出端数据位宽与所述输出数据位宽相同。

在本发明的实施例中，所述DDR芯片IP核输入端数据位宽与输出端数据位宽相同。

在本发明的实施例中，所述写使能信号，用于判断所述输入数据是否有效，所述写终结信号，用于判断所述输入数据是否结束，所述输出有效信号，用于判断所述输出数据是否有效。