[发明专利]半导体器件以及用于制造半导体器件的方法

说明书

技术领域

本发明的实施方案涉及半导体器件和用于制造半导体器件的方法。

背景技术

近年来，随着计算机和通讯设备的发展，小型化和增加半导体器件中的集成电路(如用于中央处理单元(CPU)和专用集成电路(ASIC)的半导体芯片和LSI芯片)的尺寸的技术发展已经一起实现。堆叠式封装结构的开发作为各个半导体器件单元的开发的可替代方法而被广泛实施。在堆叠式封装结构中，多个半导体器件以三维方式堆叠以实现与当集成电路规模增加时所具有的功能相同的功能。

使用硅通孔(TSV)实现多个堆叠式半导体器件之间的电连接。已经提出基于集成电路和硅通孔形成的工艺顺序被称为“先通孔(via first)”、“中间通孔(via middle)”以及“后通孔(via last)”的多个方法作为制造具有硅通孔的半导体器件的方法。此外，在制造半导体器件的过程中，存在在半导体器件的半导体衬底的后表面上是否形成再分布层的选择。在半导体衬底的后表面上未形成再分布层的情况下，在半导体衬底的后表面处露出硅通孔的一部分，并且露出的硅通孔用作多个半导体器件的连接端子。

在一种用于制造半导体器件堆叠式封装件的方法中，对于待堆叠的多个半导体器件进行定位。在布线层形成在半导体器件的电路形成表面上的情况下，通过在半导体器件的电路形成表面上的布线层来形成用于定位的对准标记或识别标记。另外，存在一种其中形成在芯片的后表面中的硅通孔作为对准标记(alignment mark)的技术。

以下是参考文件：

[文献1]日本公开特许公报第2005-217071号，

[文献2]日本公开特许公报第2010-147230号，

[文献3]日本公开特许公报第10-303364号，以及

[文献4]日本公开特许公报第2002-118055号。

发明内容

根据本发明的一个方面，半导体器件包括：半导体衬底；形成在半导体衬底的在与电路形成表面相反一侧上的表面上的多个金属端子；以及形成在半导体衬底的在与电路形成表面相反一侧上的表面上并且覆盖金属端子的侧表面的至少一部分的树脂，其中金属端子的上表面从树脂中露出。

可以通过权利要求中具体指出的元件和组合来实现并且获得本发明的目的和优点。

应当理解，前面的一般性描述和下面的详细描述两者都是示例性和解释性的，而不限制所要求保护的本发明。

附图说明

图1是根据实施方案1的半导体芯片的横截面图；

图2是根据实施方案1的半导体芯片(半导体晶片)的后表面的局部放大图；

图3是根据实施方案1的半导体芯片(半导体晶片)的后表面的局部放大图；

图4是根据实施方案1的半导体芯片(半导体晶片)的后表面的局部放大图；

图5是根据实施方案1的半导体芯片(半导体晶片)的后表面的局部放大图；

图6A至图6C示出用于制造根据实施方案1的半导体器件的方法；

图7A和图7B示出用于制造根据实施方案1的半导体器件的方法；

图8示出用于制造根据实施方案1的半导体器件的方法；

图9示出用于堆叠半导体器件的方法的第一实施例；

图10示出用于堆叠半导体器件的方法的第一实施例；

图11示出用于堆叠半导体器件的方法的第一实施例；

图12示出用于堆叠半导体器件的方法的第一实施例；

图13示出用于堆叠半导体器件的方法的第一实施例；

图14示出用于堆叠半导体器件的方法的第二实施例；

图15示出用于堆叠半导体器件的方法的第二实施例；

图16示出用于堆叠半导体器件的方法的第二实施例；

图17示出用于堆叠半导体器件的方法的第二实施例；

图18示出根据实施方案2的半导体芯片的横截面图；

图19A至图19C示出用于制造根据实施方案2的半导体器件的方法；以及

图20示出用于制造根据实施方案2的半导体器件的方法。

具体实施方式

下文参考附图描述根据实施方案的半导体器件和用于制造半导体器件的方法。以下实施方案的结构是示例，根据实施方案的半导体器件和用于制造半导体器件的方法并不限于下面描述的实施方案的结构。

实施方案1

描述根据实施方案的半导体器件和用于制造半导体器件的方法的第一实施方案(实施方案1)。