[发明专利]半导体器件

说明书

本发明基于2012年12月18日在日本申请的申请号为2012-276212而要求优先权，在此通过引用而加入该申请的全部内容。

技术领域

本发明的实施方式涉及半导体器件。

背景技术

肖特基势垒二极管要求正向电压的降低以及反向电流的降低。但是，存在如果降低正向电压则反向电流增大的平衡的问题。有为了在降低正向电压的同时抑制反向电流的增大，而在n型半导体层的形成有多个沟槽的表面形成了肖特基金属的肖特基势垒二极管。在该肖特基势垒二极管中，通过增加肖特基结面积而降低正向电压。但是，在该肖特基势垒二极管中，如果通过加深沟槽来谋求降低正向电压，则成为电流路径的沟槽间的台面部的阻抗增大，从而无法如愿地降低正向电压。期望提供能够抑制反向电流并且降低正向电压的肖特基势垒二极管。

发明内容

本发明的实施方式提供一种正向电压以及反向电流小的半导体器件。

实施方式的半导体器件包括:第1导电型半导体基板、第一第1导电型半导体层、第二第1导电型半导体层、相互相邻的第2导电型底部层、肖特基金属以及阴极电极。第一第1导电型半导体层设置于半导体基板上，具有低于半导体基板的第1导电型杂质浓度。第二第1导电型半导体层设置于第一第1导电型半导体层上，具有高于第一第1导电型半导体层的第1导电型杂质浓度。相互相邻的第2导电型底部层设置于从第二第1导电型半导体层的上表面向第一第1导电型半导体层延伸的多个沟槽的底部，与第一第1导电型半导体层以及第二第1导电型半导体层邻接。肖特基金属设置于第二第1导电型半导体层上以及沟槽内，与第2导电型底部层电连接。肖特基金属在与第二第1导电型半导体层的结部形成肖特基势垒。阴极电极设置于半导体基板上并与半导体基板欧姆连接。

根据实施方式，能够提供正向电压以及反向电流小的半导体器件。

附图说明

图1是第1实施方式的半导体器件的主要部分示意剖面图。

图2是第1实施方式的半导体器件的另一例子的主要部分示意剖面图。

图3是第2实施方式的半导体器件的主要部分示意剖面图。

图4是第3实施方式的半导体器件的主要部分示意剖面图。

具体实施方式

以下，参照附图说明本发明的实施方式。在实施方式中的说明中所使用的图是用于使说明更加容易的示意性的图，图中的各要素的形状、尺寸、大小关系等在实际实施时不必限于附图所示那样，可在能够获得本发明的效果的范围内适当变更。以第1导电型为n型、第2导电型为p型进行说明，但也能够分别设为其相反的导电型。作为半导体而以硅为一例进行说明，但也能够适用于炭化硅（SiC）、氮化物半导体（AlGaN）等化合物半导体。当以n⁺、n、n^-来表示n型的导电型时，设为n型杂质浓度按照该顺序降低。

（第1实施方式）

使用图1以及图2说明本发明的第1实施方式的半导体器件。图1是本实施方式的半导体器件的主要部分示意剖面图。图2是本实施方式的半导体器件的另一例子的主要部分示意剖面图。本实施方式的半导体器件具备n⁺型半导体基板1（第1导电型半导体基板）、n^-型外延层2（第一第1导电型半导体层）、n型半导体层3（第二第1导电型半导体层）、相邻的p型底部层5（第2导电型底部层）、肖特基金属6以及阴极电极7。半导体层中例如使用硅。

n^-型外延层2设置于n⁺型半导体基板1上，具有比n⁺型半导体基板1低的n型杂质浓度。n^-型外延层2例如通过CVD（Chemical Vapor Deposition：化学气相沉积）法形成。n⁺型半导体基板1的n型杂质浓度例如为1×10¹⁹～1×10²⁰/cm³。n^-型外延层2的n型杂质浓度例如为1×10¹⁶～1×10¹⁷/cm³。