[发明专利]MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种MOS晶体管的形成方法。

背景技术

MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。在现有半导体器件制造工艺中，为了提高MOS晶体管的性能，通常采用在MOS晶体管的沟道区域引入应力以提高载流子迁移率。对于PMOS晶体管而言，可以采用嵌入式锗硅技术（Embedded SiGe Technology）以在PMOS晶体管的沟道区域产生压应力，进而提高载流子迁移率。所述嵌入式锗硅技术是指在半导体衬底的需要形成源区和漏区的区域中埋置锗硅（SiGe）材料，利用锗硅与硅之间的晶格失配对沟道区域产生压应力。

现有技术提供了一种采用嵌入式锗硅技术形成CMOS的方法，包括：提供半导体衬底，在所述半导体衬底上形成栅极结构；形成位于所述栅极结构侧壁表面的侧墙；形成覆盖NMOS晶体管的阻挡层，刻蚀PMOS晶体管的源区和漏区，形成凹槽；在所述凹槽内沉积锗硅材料，形成嵌入式源区和漏区。由于锗硅材料的晶格常数大于硅材料的晶格常数，可以在PMOS晶体管的沟道区域引入压应力，提高空穴迁移率，提高PMOS晶体管的性能。通常在所述凹槽内沉积锗硅材料采用选择性外延工艺，但是，由于位于半导体衬底各个区域的PMOS晶体管的密度不一，PMOS晶体管的源区和漏区的面积密度不一，即锗硅生长区密度不一，外延过程中，锗硅生长区密度高的区域的反应气体消耗大于锗硅生长区密度低的区域的反应气体消耗，而通常锗硅外延工艺中反应物输运速率主导了外延速率，容易导致PMOS晶体管低密度区的锗硅沉积高度大于PMOS晶体管高密度区的锗硅沉积高度，均一性差。

请参考图1，图1示出了现有技术形成的具有嵌入式源区和漏区的PMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100具有第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ之间通过隔离结构101隔离；所述第一区域Ⅰ和所述第二区域Ⅱ具有PMOS晶体管，所述第一区域Ⅰ的PMOS晶体管密度小于第二区域Ⅱ的PMOS晶体管密度，也即所述第一区域Ⅰ的PMOS晶体管源区和漏区的锗硅生长区密度小于第二区域Ⅱ的PMOS晶体管源区和漏区的锗硅生长区密度；所述PMOS晶体管包括，位于所述半导体衬底100表面上的栅介质层（未图示），位于所述栅介质层上的栅极102，位于所述栅介质层和栅极102侧壁表面的偏移侧墙103，位于所述栅极102两侧的半导体衬底内的嵌入式源区和漏区。在晶体管的形成过程中，由于不同区域的PMOS晶体管的锗硅生长区密度不同，导致所述第一区域Ⅰ所形成的嵌入式源区和漏区104a的高度大于所述第二区域Ⅱ所形成的嵌入式源区和漏区104b的高度。

后续再对PMOS晶体管的锗硅嵌入式源区和漏区进行离子注入，由于所述第一区域Ⅰ所形成的嵌入式源区和漏区104a的高度大于所述第二区域Ⅱ所形成的嵌入式源区和漏区104b的高度，容易导致掺杂分布不一致；在形成嵌入式源区和漏区的导电插塞时，由于通孔刻蚀深度的不一，容易导致高电阻或高泄露电流。因此，现有技术形成的PMOS晶体管的良率不高，性能不佳。

发明内容

本发明解决的问题是现有技术形成的PMOS晶体管的良率不高，性能不佳。

为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；在所述第一区域和所述第二区域形成PMOS晶体管，所述PMOS晶体管的源区和漏区构成锗硅生长区，所述第一区域的锗硅生长区密度小于第二区域的锗硅生长区密度；在所述第一区域形成伪锗硅生长区，使所述第一区域的锗硅生长区总密度增加；刻蚀所述第一区域和所述第二区域的锗硅生长区、以及第一区域的伪锗硅生长区，形成凹槽；在所述凹槽内沉积锗硅材料，形成PMOS晶体管的嵌入式源区和漏区、以及伪锗硅区。

可选的，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度为第二区域锗硅生长区密度的0.5～1.1倍。

可选的，在所述第一区域形成伪锗硅生长区后，使第一区域的锗硅生长区总密度与第二区域的锗硅生长区密度相等。

可选的，所述伪锗硅生长区在形成所述第一区域和所述第二区域的PMOS晶体管的同时形成。

可选的，形成所述伪锗硅生长区包括形成伪有源区。

可选的，所述伪锗硅生长区为伪有源区。

可选的，还包括，在所述伪有源区上形成栅极结构，在所述栅极结构两侧的伪有源区内形成伪源区和漏区，构成伪PMOS晶体管。