[发明专利]适用于片上网络嵌入式IP核的测试壳

说明书

技术领域

本发明公开了适用于片上网络嵌入式IP核的测试壳，属于嵌入式IP核测试的技术领域。

背景技术

NoC（Network-on-Chip，片上网络）的设计采用与SoC（System on Chip，片上系统）相同的基于IP核复用的设计模式，通过大量复用由第三方设计并经过验证的IP核，提升了NoC的设计效率，缩短了研发周期。IP核的复用不仅包括电路逻辑的复用，同时还包括IP核的测试复用。当大量的IP核被嵌入到NoC后，芯片的外部管脚只能通过数据包转发模式对IP核的端口进行访问，单个IP核原有的测试方法对集成后的IP核不再适用，从而使嵌入式IP核测试端口失去了原有的可观性和可控性。另外，所复用的IP核来自不同的公司，功能各异且有不同的可测试性设计策略，核之间的互异性为测试电路的复用增加了难度，因此需要设计一种通用的控制模式以利于NoC中IP核测试电路的复用。

IEEE 1500标准是专为解决SoC中嵌入式IP核的测试访问、隔离、控制等测试问题而开发的一个测试标准。在该标准中，测试壳（Wrapper）处于关键地位，它用于封装IP核，使有着不同结构和DFT测试策略的IP核从测试集成的角度来看是同构的，从而简化了核测试电路在系统级的复用。作为特殊形式的SoC，IEEE 1500标准同样适用于NoC中嵌入式IP核的测试。基于NoC的IP核测试中通常采用复用NoC作为测试存取访问通道，故而其测试壳的设计也需要适应性地调整。

已有的一种NoC嵌入式IP核测试壳及其接口电路框图如图1所示，包括如下特性：（a）测试数据同正常功能数据一样以数据包的形式通过NoC的网络通道传输，组包和解包的工作由网络接口NI完成；（b）译码器A和译码器B分别负责判别数据包类型和生成测试壳各种测试命令；（c）测试壳中扫描结构的设计符合IEEE 1500标准，且扫描链的个数与NoC网络数据包微片的位宽一致。

现有测试接口设计方案只适用于普通单播模式下的内嵌IP核的测试，不足之处是没有提及对特定结构下的具体NoC的测试优化效果，且对其他测试模式的适应性较差，也即并不适用于多播测试模式。

发明内容

本发明所要解决的技术问题是针对上述背景技术的不足，提供了适用于片上网络嵌入式IP核的测试壳。

本发明为实现上述发明目的采用如下技术方案：

适用于片上网络嵌入式IP核的测试壳，包括并行输入端口、并行旁路寄存器、并行输出端口、串行输入端口、串行旁路寄存器、串行输出端口、测试控制寄存器、第一多路选择器，所述适用于片上网络嵌入式IP核的测试壳还包括并行测试响应比较器、串行测试响应比较器、正确测试响应信号并行输入端口、正确测试响应信号串行输入端口，其中：

所述并行旁路寄存器输入端接并行输入端口；

所述并行测试响应比较器第一输入端与正确测试响应信号并行输入端口连接，第二输入端接扫描链输出端，第三输入端接所述并行旁路寄存器输出端，输出端接所述并行输出端口；

所述串行旁路寄存器输入端、测试控制寄存器输入端，分别与所述串行输入端口连接；

所述串行测试响应比较器第一输入端与正确测试响应信号串行输入端口连接，串行测试响应比较器第二输入端接所述并行测试响应比较器的第二输入端，串行测试响应比较器第三输入端接所述串行旁路寄存器输出端；

所述第一多路选择器的第一输入端接所述串行测试响应比较器输出端，第二输入端接所述测试控制寄存器输出端，输出端接所述串行输出端口。

所述适用于片上网络嵌入式IP核的测试壳中，并行测试响应比较器包括n路并行测试单元，每路并行测试单元的第一输入端与正确测试响应信号并行输入端口连接，第1至第n-1路并行测试单元的第二输入端接扫描链输出端，第n并行测试单元的第二输入端与串行测试响应比较器连接，每路并行测试单元输出端接并行输出端口，所述n为大于1的整数。

所述适用于片上网络嵌入式IP核的测试壳中，串行测试响应比较器为一个串行测试单元，所述串行测试单元第一输入端与正确测试响应信号串行输入端口连接，串行测试单元第二输入端与第n路并行测试单元的第二输入端连接，串行测试单元输出端接第一多路选择器。

所述适用于片上网络嵌入式IP核的测试壳中，并行测试单元、串行测试单元结构相同，均包括异或门器件、多路选择器，所述异或门器件的一个输入端接正确测试响应信号，另一个输入端接测试信号；所述多路选择器的一个输入端接异或门器件输出端，另一个输入端接收旁路寄存器发出的指令。