[发明专利]干扰减轻的字线驱动电路、快闪存储器和擦除方法

说明书

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种干扰减轻的字线驱动电路、快闪存储器和擦除方法。

背景技术

随着微电子技术和计算机技术的迅速发展，存储技术近年来也取得了长足的进步。而在众多新的存储技术中，快闪存储技术以其非易失性、高密度、低成本和高可靠性获得了市场的欢迎。图1示出了快闪存储器的存储单元MOS管剖面结构。参见图1，所述存储单元MOS管包括控制栅极101、浮动栅极102及基底103。所述存储单元MOS管通过改变浮栅中电子的数量来存储信息：将电子注入到存储单元的浮动栅极102时，存储单元的阈值电压增加，这时存储单元100处于已编程状态；当将浮动栅极102中俘获的电子去除后，存储单元100的阈值电压降低，这时存储单元100处于已擦除状态。

快闪存储器基于电子的隧穿效应对存储单元100进行擦除。在控制栅极101加负电压VG，同时在基底103上加正电压VB，此时浮动栅极102上的电子在电场的作用下通过隧穿进入基底103。在浮动栅极102失去电子后，存储单元100的阈值电压降低，擦除完成。

图2示出了快闪存储器同一区块(block)200内的存储阵列。参见图2，所述存储阵列包括字线WL和位线BL，每个字线和位线的交叉处有一个存储单元，并且每个存储单元由两个不同类型的MOS晶体管组成。处在同一区块内的存储单元共用一个基底，因此在对所述快闪存储器进行擦除时，所有处在被擦除区域201内的存储单元的基底都施加了正电压。此时，在擦除存储单元的字线WL上施加负电压，由于所述字线WL与擦除存储单元的控制栅极相连，浮动栅极内的电子通过隧穿效应被取出，擦除存储单元内存储的数据被擦除。而根据现有技术，在非擦除区域202内的非擦除单元的字线WL上被施加正电压。由于需要考虑字线驱动电路击穿电压的限制，施加在非擦除单元的字线WL上的正电压较小，并且一般都小于施加在基底上的正电压。这样，对处在同一区块内的非擦除存储单元来说，其基底和控制栅极之间仍会有一定的电压差，其中存储的信息容易受到干扰。

发明内容

有鉴于此，本发明提出一种干扰减轻的字线驱动电路、快闪存储器和擦除方法，减轻基底上施加的擦除电压对非擦除存储单元的干扰。

一种快闪存储器的字线驱动电路，所述字线驱动电路包括P型MOS晶体管和第一N型MOS晶体管，所述P型MOS晶体管的栅极与所述第一N型MOS晶体管的栅极连接，并连接所述字线驱动电路的输入信号端，所述P型MOS晶体管的漏极与所述第一N型MOS晶体管的漏极连接，并连接所述字线驱动电路驱动的字线，其特征在于，当对所述快闪存储器进行擦除时，所述P型MOS晶体管的源极浮空；

所述字线驱动电路还包括第二N型MOS晶体管，所述第二N型MOS晶体管的漏极与所述第一N型MOS晶体管的源极连接，所述第二N型MOS晶体管的源极与负电压源连接，并且所述第二N型MOS晶体管的栅极与选通信号输入端连接。

对应的，本发明还公开了一种快闪存储器，所述快闪存储器包括字线驱动电路，所述字线驱动电路包括P型MOS晶体管和第一N型MOS晶体管，所述P型MOS晶体管的栅极与所述第一N型MOS晶体管的栅极连接，并连接所述字线驱动电路的输入信号端，所述P型MOS晶体管的漏极与所述第一N型MOS晶体管的漏极连接，并连接所述字线驱动电路驱动的字线，并且所述P型MOS晶体管的源极浮空；

所述字线驱动电路还包括第二N型MOS晶体管，所述第二N型MOS晶体管的漏极与所述第一N型MOS晶体管的源极连接，所述第二N型MOS晶体管的源极与负电压源连接，并且所述第二N型MOS晶体管的栅极与选通信号输入端连接。

进一步的，所述快闪存储器还包括：

位线驱动电路，用于在对所述快闪存储器进行编程或擦除时，驱动所述快闪存储器的位线；

编程/擦除信号输入电路，用于在对所述快闪存储器进行编程或擦除时，输入编程信号或擦除信号；

地址译码电路，用于对输入所述快闪存储器的地址信号进行译码，并根据译码后的地址信号驱动所述字线驱动电路及所述位线驱动电路；

数据译码电路，用于对输入所述快闪存储器的数据信号进行译码，并根据译码后的数据信号驱动所述编程/擦除信号输入电路对所述快闪存储器进行编程或擦除；

存储阵列，是存储单元形成的阵列，其中每个存储单元对应一条字线及一条位线，并且每个存储单元可以被由所述编程/擦除信号输入电路输入的编程/擦除信号编程或擦除。

对应的，本发明还公开了一种快闪存储器的擦除方法，所述方法包括：