[发明专利]改善半导体器件不同区域关键尺寸差异的方法

说明书

技术领域

本发明涉及一种半导体器件加工工艺中降低工艺缺陷的方法，尤其涉及一种改善半导体器件不同区域关键尺寸差异的方法。

背景技术

在CMOS半导体器件设计时，考虑到器件性能要求，往往需要对特定区域进行离子注入，使其满足各种器件具备不同功能要求的需要。

在多晶硅的刻蚀工艺中，多晶硅硬掩膜作为多晶硅刻蚀工艺中的保护层，其也常被用于后续的离子注入工艺中的阻挡层。如今，随着离子注入的剂量和能量的增加，对硬掩膜的厚度的要求也越来越高，厚度较薄的硬掩膜在高剂量和高能量的离子注入工艺中往往起不到很好的阻挡作用，从而较易形成对沟道（channel）的破坏。

在对多晶硅硬掩膜进行刻蚀工艺时，刻蚀的副产物会在气相中生成聚合物（polymer），并覆盖于线条的侧壁表面，在后续的刻蚀过程中，该聚合物会隔离刻蚀气体与被刻蚀材料。在半导体器件中的单线（ISO）区域和多线（dense）区域都会产生该聚合物，但是，由于位于ISO区域的聚合物相较于dense区域内的聚合物浓度更高，导致ISO区域硬掩膜的顶部关键尺寸（Critical Dimension，CD）和底部的关键尺寸之间的差值更大，因此ISO区域的硬掩膜和dense区域的硬掩膜在相同的顶部CD的情况下，在ISO区域的硬掩膜的底部CD大于在dense区域的硬掩膜的底部CD，从而形成ISO区域和dense区域的关键尺寸的差异（I/D loading）。而以具有该差异的硬掩膜为阻挡继续进行后续的对多晶硅的刻蚀工艺时，该关键尺寸的差异就会随之转移至多晶硅上，从而使得刻蚀后的多晶硅的关键尺寸也存在差异。这种情况会由于多晶硅硬掩膜的厚度的增大而变得越来越严重。

在现有技术中，一般通过增加修剪（trim）时间来改善I/D loading，以使得器件达到预定的关键尺寸。图1～图2绘示了传统工艺中对多晶硅厚硬掩膜进行修剪刻蚀工艺前后的器件结构示意图；如图1所示，该半导体器件包括一衬底101，一多晶硅层102覆盖于该衬底的上表面，一氧化层103覆盖于该多晶硅层的上表面，一经刻蚀后的硬掩膜104位于该氧化层103的上表面，该硬掩膜104包括上层的SiO₂层1041和下层的Si₃N₄层1042，该硬掩膜104由于刻蚀过程中的聚合物的保护，因此，呈现出上小下大的形貌，导致该硬掩膜104顶部的关键尺寸与其底部的关键尺寸不符，在此，如图2所示，通过修剪工艺对该硬掩膜204继续进行刻蚀，使其底部的关键尺寸达到要求，在该修剪工艺的过程中，耗时约为35s-45s。可见，虽然能够通过修剪工艺使得硬掩膜的底部关键尺寸达到要求，但是这明显会延长工艺时间，进而导致半导体器件量产时的产能降低。

中国专利（公开号：CN1632921A）公开了一种可以减小身关键尺寸的两部削减刻蚀工艺。其第一步是对光刻胶和有机抗反射层进行削减，再通过各向异性刻蚀形成自对准硬掩膜，然后在光刻胶与有机抗反射层的保护下对硬掩膜进行各向同性的横向刻蚀，完成第二部削减，形成小于90纳米的硬掩膜。该专利方法虽然能减小关键尺寸，但是其并未解决I/D loading的问题。

可见，目前尚不存在一个既不额外增加工艺时间又能够解决I/D loading的有效方法。

发明内容

鉴于上述问题，本发明提供一种改善半导体器件不同区域关键尺寸差异的方法。

本发明解决技术问题所采用的技术方案为：

一种改善半导体器件不同区域关键尺寸差异的方法，应用于多晶硅的厚硬掩膜刻蚀工艺中，其中，所述方法包括：

提供一具有多晶硅层的衬底，且该多晶硅层的上表面覆盖有厚硬掩膜；其中，所述厚硬掩膜包括氮化硅层和氧化硅层，所述氮化硅层覆盖所述多晶硅层的上表面，所述氧化硅层覆盖所述氮化硅层的上表面；

采用各向异性的等离子体对所述氧化硅层进行干法刻蚀，部分去除所述氧化硅层至所述氮化硅层的上表面；

继续采用各向同性的等离子体对所述氮化硅层进行干法刻蚀，以去除暴露的氮化硅层至所述多晶硅层的上表面，于所述多晶硅层的上表面形成掩膜图案。

所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述方法还包括：

于所述厚硬掩膜的上表面涂覆光刻胶，经曝光、显影工艺后，去除多余的光刻胶，形成光阻图案；

以上述的光阻图案为掩膜，采用各向异性的等离子体对所述氧化硅进行干法刻蚀，以部分去除所述氧化硅层至所述氮化硅层的上表面。