[发明专利]半导体检测结构及检测方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种对焊盘下电阻进行检测的半导体检测结构及检测方法。

背景技术

随着超大规模集成电路（Ultra Large Scale Integration，ULSI）的快速发展，集成电路的制造工艺变得越来越复杂和精细。为了适应工艺要求，需要在越来越小的区域内集成越来越多的器件，但在传统的芯片电路布线结构中，芯片焊盘下通常不设置有源器件，这会浪费一定的芯片面积。因为焊盘是用于通过与连接到外电路的引线相键合，把芯片的有源电路连接到外电路上，但引线键合的几种方法如热压键合、超声键合、热超声球键合都会对焊盘产生压力，并会伴有热能和振动的产生，这可能会使焊盘下方的介质层和金属层产生变形从而导致焊盘下方的器件受损甚至电路报废。

但是，为了提高集成度，有效地利用芯片面积，通过对布局结构、材料改善，一种称为焊盘下器件（Device-Under-Pad，DUP）的技术广泛应用于半导体制造领域。请参考图1，为现有技术的一种焊盘下器件（DUP）的具体结构，包括：衬底10；位于所述衬底10内的N型阱区11，位于Ｎ型阱区11内的扩散电阻12；位于所述衬底10表面的第一介质层13；位于所述第一介质层13内且与所述扩散电阻12电学连接的第一插塞14；位于所述第一介质层13内且位于第一插塞14表面的第一金属层15；位于所述第一金属层15表面的第二介质层16；位于所述第二介质层16内且与所述第一金属层15电学连接的第二插塞17；位于所述第二介质层16表面且与第二插塞17电连接的第二金属层18；位于所述第二金属层18表面的钝化层19；位于所述钝化层19开口处且与第二金属层18电学连接的焊盘20，所述焊盘20位于扩散电阻12的正上方。所述焊盘下器件（DUP）技术把焊盘20设置在扩散电阻12或其他半导体器件的正上方，这样可解决以往焊盘下不设置电路、浪费芯片面积的问题，但即使对工艺做了改善，焊盘下器件仍会由于引线键合产生的应力作用使得电学参数发生改变甚至损毁。其中对于扩散电阻，由于受到压阻效应（Piezoresistive effect）的影响，阻值的变化非常受到应力的影响，位于焊盘下扩散电阻的阻值变化会非常明显，因此，非常有必要检测引线键合对焊盘下电阻的影响程度。

发明内容

本发明解决的问题是提供一种半导体检测结构及检测方法，可以很容易地检测引线键合对焊盘下的电阻的影响程度，检测结果精确。

为解决上述问题，本发明提供一种半导体检测结构，包括：位于同一半导体衬底上的两个待检测电阻和两个参考电阻，所述待检测电阻的正上方具有同一个与引线键合的金属焊盘，所述参考电阻的正上方不具有与引线键合的金属焊盘，且所述待检测电阻和参考电阻的原始阻值都相等；电流输入端和电流输出端；位于所述电流输入端和电流输出端之间的两条串联电路，每一个串联电路包括一个待检测电阻和一个参考电阻，所述两条串联电路之间并联连接，其中一条串联电路通过待检测电阻的一端与电流输入端相连接，另一条串联电路通过参考电阻的一端与电流输入端相连接。

可选的，所述待检测电阻和参考电阻为扩散电阻、多晶硅电阻或金属电阻。

可选的，所述扩散电阻的具体结构包括：位于半导体衬底内的阱区，位于所述阱区内的离子注入区，所述阱区和离子注入区的掺杂离子类型相反，所述离子注入区作为扩散电阻。

可选的，所述半导体衬底晶面的密勒指数为（100）、（110）或（111）。

可选的，所述待检测电阻的结构、形状、形成工艺相同。

可选的，所述参考电阻的结构、形状、形成工艺相同，且与待检测电阻的结构、形状、形成工艺相同。

可选的，所述待检测电阻为条形电阻，且两个待检测电阻平行设置或位于同一直线上。

可选的，所述参考电阻为条形电阻，两个参考电阻和两个待检测电阻平行设置或位于同一直线上。

可选的，所述原始阻值为尚未进行引线键合之前测得的待检测电阻和参考电阻的阻值。

可选的，所述待检测电阻完全位于金属焊盘在半导体衬底表面的投影区域内，所述参考电阻完全位于金属焊盘在半导体衬底表面的投影区域外。

本发明还提供了一种利用所述半导体检测结构的检测方法，包括：在电流输入端和电流输出端之间施加测试电流；测量其中一条串联电路中待检测电阻和参考电阻之间的电压与另一条串联电路中待检测电阻和参考电阻之间的电压的电压差，根据所述电压差和测试电流值来获得待检测电阻与参考电阻的电阻差。