[发明专利]一种复数乘法器及其实现方法

说明书

技术领域

本发明涉及数字信号处理研究领域，特别涉及一种复数乘法器及其实现方法。

背景技术

在现代数字信号处理领域中，信号通常以复数的形式出现并需进行各种处理，例如，在现代无线通信、语音识别、图像处理、卫星导航、工业控制、医学诊断、地震监测、金属探伤等领域广泛应用快速傅里叶变换（Fast Fourier Transformation，FFT）、离散傅里叶变换（Discrete Fourier Transform，DFT）、小波变换（Wavelet Transformation）等算法对复数信号进行处理。这类信号处理不可避免需对复数信号进行乘法运算。

复数乘法器模块在片上系统（System on Chip，SoC）、专用功能集成电路（Application Specific Integrated Circuit，ASIC）和现场可编程门阵列（Field Programmable Gate Array，FPGA）等硬件电路设计中，逐渐扮演着越来越重要的角色。因此，随着技术的逐渐发展，对复数乘法器模块的占用面积大小和成本高低提出了更高的要求。

复数信号的乘法运算可以通过实数乘法器进行实现。假设复数x=a+b*i，y=c+d*i，i是复数单位，则复数乘法x*y等效于：

(a+b*i)*(c+d*i)=(a*c–b*d)+(a*d+b*c)*i=[c*(a+b)-b*(d+c)]+[c*(a+b)+a*(d-c)]*i；

按照传统的技术方案，需要四个实数乘法器分别计算a*c、b*d、a*d和b*c的值，以及需要一个减法器和一个加法器分别计算复数乘法结果的实部(a*c–b*d)和虚部(a*d+b*c)。

按照另一种传统的技术方案，需要三个实数乘法器分别计算c*(a+b)、b*(d+c)和a*(d-c)的值，以及需要五个加法/减法器计算a+b、d+c、d-c、c*(a+b)-b*(d+c)和c*(a+b)+a*(d-c)的值，才能得到复数乘法的实部和虚部。

这两种技术方案的缺点在于消耗比较多的实数乘法器单元，且利用效率低，占用面积较大，从而导致硬件电路的成本较高。

因此，提出一种占用面积小，且成本低的复数乘法器模块，成为一个非常具有实用价值的课题。

发明内容

本发明的主要目的在于克服现有技术的缺点与不足，提供一种复数乘法器及其实现方法，该装置和方法针对数字信号处理领域中的复数乘法功能，只需要消耗一个实数乘法器、五个加/减法器和三个多路选择器，就可以实现复数乘法功能，具有实数乘法器单元利用效率高、消耗硬件资源少、占用面积小的优点。

本发明的目的通过以下的技术方案实现：一种复数乘法器，包括：

输入接口，包括5个，设复数为x=a+b*i和y=c+d*i，则第一输入接口用于输入a，第二输入接口用于输入b，第三输入接口用于输入c，第四输入接口用于输入d，第五输入接口用于输入一个控制信号s；

输出接口，用于输出相乘后的结果；

还包括：

第一加法器，其耦合到第一输入接口和第二输入接口，用于产生a+b；

第一多路选择器，其输入端分别与第一输入接口、第二输入接口、第一加法器的输出端耦合连接，用于根据控制信号s的不同，对外输出a+b、b或a；

第二加法器，其耦合到第三输入接口和第四输入接口，用于产生d+c；

第一减法器，其耦合到第三输入接口和第四输入接口，用于产生d-c；

第二多路选择器，其输入端分别与第三输入接口、第二加法器、第一减法器的输出端耦合连接，用于根据控制信号s的不同，对外输出c、d+c或d-c；

实数乘法器，其输入端分别与第一多路选择器和第二多路选择器的输出端耦合连接，用于产生3个中间部分积c*(a+b)、a*(d-c)和b*(d+c)，分别通过端口输出；

第三多路选择器，为2选1多路选择器，其输入端分别与实数乘法器中用于输出中间部分积a*(d-c)和b*(d+c)的端口耦合连接，用于根据控制信号s的不同，对外输出a*(d-c)或b*(d+c)；

锁存器，其输入端与实数乘法器中用于输出中间部分积c*(a+b)的端口耦合连接；

第三加法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的虚部；其输出端与输出接口耦合连接；

第二减法器，其输入端分别与第三多路选择器和锁存器的输出端耦合连接，用于产生复数乘法结果的实部；其输出端与输出接口耦合连接。