[发明专利]设计的用于n型MOSFET的源极/漏极区

说明书

技术领域

本发明涉及具有n型MOSFET的集成电路器件及其制造方法。

背景技术

随着集成电路器件的按比例缩小，设计师们面临着在短沟道效应与源极/漏极阻抗之间作出权衡。用以减小阻抗的更重的源极/漏极掺杂增大了结深和相关的短沟道效应。

发明内容

根据本发明的一个方面，提供了一种集成电路器件，包括：半导体主体，含有晶体硅；场效应晶体管，形成在半导体主体上，晶体管包括栅极、源极区、漏极区和沟道区，沟道区具有表面；第一层，包括在源极区和漏极区中且位于沟道表面所处平面的下方，第一层包括掺杂SiC并且第一层的晶格结构小于硅的晶格结构；以及第二层，位于第一层上方，第二层包括掺杂外延生长硅，第二层的一部分高出沟道表面所处的平面；其中，第二层的碳原子分数小于第一层的碳原子分数的一半；以及其中，第一层的一部分位于沟道表面所处平面的下方至少10nm。

优选地，第一层的碳原子分数在约1％至约2.5％的范围内。

优选地，第二层的磷浓度在2.5e20atom/cm³至1e22atom/cm³的范围内，以及第一层的磷浓度小于2.5e20atom/cm³。

优选地，第二层比沟道区的表面高至少10nm。

优选地，第二层延伸到沟道区的表面下方至少2nm的深度。

优选地，第二层位于沟道区的表面下方的部分的厚度为第一层的厚度的1/3到1/20。

优选地，第一层覆盖沟道区的侧壁，从而第一层的厚度将第二层与沟道区隔开至少3nm。

优选地，源极区和漏极区包括在栅极下方具有5nm以下深度的扩散掺杂延伸区。

优选地，在源极区和漏极区内紧邻沟道区的区域具有磷浓度梯度，磷浓度梯度表明这些区域通过来自第二层的磷扩散而掺杂了磷。

根据本发明的另一方面，提供了一种形成集成电路器件的方法，包括：提供半导体主体；在主体上形成栅极或伪栅极的堆叠件；图案化堆叠件以从源极区和漏极区中去除栅极的堆叠件，同时保留主体区上方将为栅极提供沟道区的图案化的堆叠件；在栅极的侧壁周围形成间隔件；在源极区和漏极区中的半导体主体中蚀刻沟槽；通过旋回沉积和蚀刻在沟槽中形成第一层，第一层包括硅、碳和磷；通过外延生长在第一层上方形成第二层，第二层包括硅和磷，第一层和第二层为晶体管提供源极区和漏极区；以及进行热退火以使磷至少从第二层扩散，扩散的磷决定源极区和漏极区与沟道区之间p-n结的位置。

优选地，磷从第二层扩散的速率快于从第一层扩散的速率。

优选地，蚀刻沟槽包括各向异性湿蚀刻。

优选地，第一层的碳原子分数为1％至2.5％；以及第二层的碳原子分数小于第一层的碳原子分数的一半。

优选地，第二层的磷浓度为2.5e20atom/cm³到1e22atom/cm³；以及第一层的磷浓度小于第二层的磷浓度。

优选地，第二层高出沟道区的表面至少10nm。

优选地，第二层延伸至沟道区的表面下方至少2nm的深度。

优选地，与沟槽至少部分共形地沉积第一层，从而第一层覆盖沟槽的侧面至少3nm的厚度。

优选地，第二层位于沟道区的表面下方的部分的厚度为第一层的厚度的1/3到1/20。

优选地，沟槽在沟道区的表面下方形成为至少10nm的深度。

优选地，热退火包括加热至950℃至1300℃范围内的温度，并且维持该温度不超过15毫秒。

附图说明

图1是根据一个实施例的示例性工艺的流程图。

图2至图8提供了根据一个实施例的处于各个制造阶段的示例性器件的截面图。

具体实施方式