[发明专利]静电放电保护结构

说明书

技术领域

本发明涉及静电保护技术，特别涉及一种静电放电保护结构。

背景技术

随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。通常10V左右的静电电压就可能损毁没有静电保护（electrostatic discharge，ESD）的芯片。现在有很多种静电放电保护结构的设计和应用，通常包括：薄栅N型场效应晶体管、二极管、齐纳管、可控硅（Silicon Controlled Rectifier，SCR）结构等。但是在单位面积下，不同的静电放电保护结构所能承受的最大电压不同，其中在P型阱区内形成N型掺杂区所构成的二极管所能承受的最大电压为0.167伏/平方微米，齐纳管所能承受的最大电压为0.667伏/平方微米，薄栅N型场效应晶体管所能承受的最大电压为0.194伏/平方微米，可控硅结构所能承受的最大电压为1.9伏/平方微米，可控硅结构所能承受的最大电压最大，因此现有的集成电路大多采用可控硅结构进行静电放电保护。

请参考图1，为现有的可控硅结构的剖面结构示意图，包括：P型衬底10，位于P型衬底10内的相邻的N型阱区20和P型阱区30，位于所述N型阱区20内的第一N型掺杂区21和第一P型掺杂区22，位于所述P型阱区30内的第二N型掺杂区31和第二P型掺杂区32，所述第一N型掺杂区21、第一P型掺杂区22与静电放电输入端ESD相连接，所述第二N型掺杂区31、第二P型掺杂区32与接地端GND相连接。所述可控硅结构的触发电压为N型阱区20和P型阱区30之间PN结的雪崩击穿电压。一般情况下，由于所述N型阱区20和P型阱区30的掺杂浓度较低，因此所述可控硅结构的触发电压大于12伏，甚至可能达到几十伏，可能导致可控硅结构尚未导通，集成电路的内部电路已被静电放电所损坏。

发明内容

本发明解决的问题是提供一种静电放电保护结构，能有效降低可控硅结构的触发电压。

为解决上述问题，本发明提供了一种静电放电保护结构，包括：P型衬底，位于所述P型衬底内的触发三极管和可控硅结构；所述可控硅结构包括位于所述P型衬底内的第一N型阱区和P型阱区，所述第一N型阱区和P型阱区相邻且相接触，位于所述第一N型阱区内的第一P型掺杂区，位于所述P型阱区内的第二P型掺杂区和第二N型掺杂区；所述触发三极管的集电极、第一P型掺杂区与静电放电输入端相连接，所述第二N型掺杂区与静电放电输出端相连接，所述触发三极管的发射极、第二P型掺杂区与升压电阻的一端相连接，所述升压电阻的另一端与静电放电输出端相连接。

可选的，所述触发三极管为NPN三极管。

可选的，所述NPN三极管的具体结构包括：位于所述P型衬底内的第二N型阱区，所述第二N型阱区与第一N型阱区电学隔离；位于所述第二N型阱区内的第三N型掺杂区和P型静电放电掺杂区，位于所述P型静电放电掺杂区内的第四N型掺杂区，所述第三N型掺杂区、第二N型阱区、P型静电放电掺杂区和第四N型掺杂区构成NPN三极管。

可选的，所述P型静电放电掺杂区的深度大于所述第四N型掺杂区的深度。

可选的，所述P型静电放电掺杂区的厚度范围为100纳米～400纳米。

可选的，所述P型静电放电掺杂区的掺杂浓度范围为5E17/平方厘米～5E18/平方厘米。

可选的，所述P型静电放电掺杂区的掺杂浓度大于P型阱区的掺杂浓度。

可选的，所述第三N型掺杂区作为NPN三极管的集电极，所述第四N型掺杂区作为NPN三极管的发射极。

可选的，所述第一P型掺杂区、第二P型掺杂区为P型重掺杂区，所述第二N型掺杂区、第三N型掺杂区、第四N型掺杂区为N型重掺杂区。

可选的，还包括：位于所述第一N型阱区内的第一N型掺杂区，所述第一N型掺杂区与静电放电输入端相连接。

可选的，所述升压电阻的阻值范围为0欧姆～20欧姆。

可选的，所述静电放电输出端为接地端。

与现有技术相比，本发明的技术方案具有以下优点：

由于触发三极管的触发电压较小，所述触发三极管比可控硅结构先触发，一部分静电电流从触发三极管流走，且由于所述触发三极管的发射极与升压电阻相连接，使得所述升压电阻两端的电压升高，使得与升压电阻相连接的可控硅结构也同时被触发，因而本发明实施例的静电放电保护结构的触发电压小于现有技术形成的可控硅结构的触发电压，可以有效地避免集成电路的内部电路被静电放电所破坏。